CY7C4121KV13-633FCXI
Active and preferred
RoHS対応
鉛フリー

CY7C4121KV13-633FCXI

データシート
パッケージ

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CY7C4121KV13-633FCXI
CY7C4121KV13-633FCXI
データシート


製品仕様情報

  • Currently planned availability until at least
    2031
  • ECC
    Y
  • Frequency
    633 MHz
  • On-Die Termination (オンダイ終端)
    Y
  • アーキテクチャ
    QDR-IV
  • インターフェース
    Parallel
  • データバス幅
    x 18
  • バンク スイッチング
    N
  • バースト長 (Words)
    2
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-IV
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    1.26 V～1.34 V
  • 組織 (X x Y)
    8Mb x 18
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    5

推奨
OPN
CY7C4121KV13-633FCXI
製品ステータス active and preferred
インフィニオン パッケージ
PG-FCBGA-361
パッケージ名 FCBGA-361 (001-70319)
梱包サイズ 120
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-FCBGA-361
パッケージ名 FCBGA-361 (001-70319)
梱包サイズ 120
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
CY7C4121KV13-633FCXI is a 144-Mbit QDR-IV HP SRAM organized as 8M × 18 with dual independent bidirectional DDR data ports and a shared DDR address bus. It supports a 2-word burst, 633 MHz max clock (1266 MT/s RTR), read latency 5 cycles and write latency 3 cycles. It runs from 1.3 V core with HSTL/SSTL or POD I/O, includes on-die termination, optional address parity, and on-chip ECC for single-bit correction.

特長

  • 144-Mbit QDR-IV HP SRAM
  • Total rate 1334 MT/s
  • Max operating freq 667 MHz
  • Read latency 5 clock cycles
  • Write latency 3 clock cycles
  • Two-word burst on all accesses
  • Dual bidirectional DDR data ports
  • Concurrent read/write on both ports
  • DDR address, SDR control signaling
  • POD, HSTL, SSTL I/O (JESD)
  • On-die termination, programmable
  • ECC, bus inversion, address parity

利点

  • 144 Mbit reduces external memory
  • 1334 MT/s boosts throughput
  • 667 MHz supports fast clocks
  • 5-cycle reads cut wait states
  • 3-cycle writes reduce latency
  • Two-word burst improves efficiency
  • Dual ports increase concurrency
  • Full-duplex access reduces stalls
  • DDR address enables high RTR
  • JESD I/O eases board interfacing
  • ODT simplifies signal integrity
  • ECC/parity reduces data corruption

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ