CY7C1520KV18-250BZCT
Active and preferred

CY7C1520KV18-250BZCT

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CY7C1520KV18-250BZCT
CY7C1520KV18-250BZCT


製品仕様情報

  • Frequency
    250 MHz
  • インターフェース
    Parallel
  • ピークリフロー温度
    260 °C
  • ファミリー
    DDR-II CIO
  • メモリ容量
    72 MBit
  • リードボール仕上げ
    Sn/Pb
  • 動作温度 範囲
    0 °C~70 °C
  • 動作電圧 範囲
    1.7 V~1.9 V
  • 組織 (X x Y)
    2M x 36
  • 認定
    Commercial

OPN
CY7C1520KV18-250BZCT
製品ステータス active and preferred
インフィニオン パッケージ
パッケージ名 FBGA-165 (51-85180)
梱包サイズ 1000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー No
ハロゲンフリー Yes
RoHS対応 No
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
パッケージ名 FBGA-165 (51-85180)
梱包サイズ 1000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C1520KV18-250BZCT is a 72-Mbit (2M × 36) synchronous pipelined DDR-II SRAM with two-word burst operation. It supports up to 250 MHz clocking (DDR transfers at 500 MHz) and selectable read latency: 1.5 cycles with PLL enabled (DOFF HIGH) or 1 cycle DDR-I mode with DOFF LOW. HSTL I/Os support 1.5 V/1.8 V VDDQ, with echo clocks (CQ/CQ), ZQ impedance match, and JTAG 1149.1 test access.

特長

  • 72-Mbit DDR-II sync SRAM
  • 333 MHz clock, 666 MHz data xfer
  • Two-word burst, 1-bit counter
  • 1.5-cycle read latency (DOFF HI)
  • 1-cycle read latency (DOFF LO)
  • Dual input clocks K/K
  • Dual output clocks C/C
  • Echo clocks CQ/CQ
  • Byte write via BWS signals
  • ZQ sets output impedance
  • PLL runs 120 MHz to fMAX
  • IEEE 1149.1 JTAG boundary scan

利点

  • High bandwidth at 333 MHz clocks
  • Cuts addr bus rate with 2-word burst
  • Latency option fits DDR-I/DDR-II
  • Improves DDR timing with K/K clocks
  • Reduces skew using C/C clocks
  • Simplifies capture with CQ/CQ clocks
  • Byte writes avoid read-modify-write
  • Impedance control improves SI
  • PLL stabilizes high-speed timing
  • Depth expansion without wait states
  • Pipeline starts every K rising edge
  • Eases board test with JTAG scan

アプリケーション

ドキュメント

設計リソース

開発者コミュニティ