CY7C1470BV25-167BZXI
Active and preferred
RoHS対応
鉛フリー

CY7C1470BV25-167BZXI

データシート
パッケージ
個.
在庫あり

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CY7C1470BV25-167BZXI
CY7C1470BV25-167BZXI
個.
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    167 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    NoBL, Pipeline
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • ピークリフロー温度
    260 °C
  • ファミリー
    NoBL
  • メモリ容量
    72 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    2.38 V～2.63 V
  • 組織 (X x Y)
    2Mb x 36
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    1

推奨
OPN
CY7C1470BV25-167BZXI
製品ステータス active and preferred
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85165)
梱包サイズ 105
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TW
ウェハ製造国
US
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85165)
梱包サイズ 105
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TW
ウェハ製造国
US
個.
在庫あり
CY7C1470BV25-167BZXI is a 72-Mbit (2M × 36) synchronous pipelined burst SRAM with No Bus Latency (NoBL) architecture. It runs from a single 2.5 V supply with 2.5 V I/O (VDDQ), supports up to 167 MHz clock (6.0 ns cycle), and enables true back-to-back reads/writes with no wait states. Features include byte write, linear/interleaved burst up to four transfers, ZZ sleep mode, and IEEE 1149.1 JTAG in a 165-ball Pb-free FBGA (industrial range).

特長

  • 72-Mbit sync pipelined burst SRAM
  • 2.375–2.625 V core supply (VDD)
  • 2.5 V I/O supply (VDDQ)
  • 250 MHz bus ops, zero wait states
  • tCO max 3.0 ns (250 MHz)
  • Fully registered inputs and outputs
  • Unlimited back-to-back read/write
  • On-chip burst counter, up to 4
  • Linear or interleaved burst order
  • Byte Write via BWx byte selects
  • CEN suspends operation (stall)
  • ZZ sleep mode with data integrity

利点

  • No wait states boosts throughput
  • 250 MHz supports fast datapaths
  • Pipelined I/O eases timing closure
  • 3.0 ns tCO reduces read latency
  • Back-to-back ops maximize bus use
  • Burst up to 4 cuts addr overhead
  • Burst order adapts to host logic
  • Byte Write avoids read-modify-write
  • CEN stalling enables clock gating
  • ZZ sleep preserves data at standby
  • Tri-state control avoids contention
  • 2.5 V supplies simplify integration

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ