CY7C1441KVE33-133AXC
Active and preferred
RoHS対応
鉛フリー

CY7C1441KVE33-133AXC

データシート
パッケージ

Content could not be loaded

Unfortunately, we were unable to load the content for this section. You may want to refresh the page or try again later.

CY7C1441KVE33-133AXC
CY7C1441KVE33-133AXC
データシート


製品仕様情報

  • Currently planned availability until at least
    2031
  • ECC
    Y
  • Frequency
    133 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    Standard Sync, Flow-through
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • ピークリフロー温度
    260 °C
  • ファミリー
    Synchronous SRAM with ECC
  • メモリ容量
    36 MBit
  • リードボール仕上げ
    Ni/Pd/Au
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    3.14 V～3.63 V
  • 組織 (X x Y)
    1Mb x 36
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    1

推奨
OPN
CY7C1441KVE33-133AXC
製品ステータス active and preferred
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 360
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2031
発売開始日 03/2022
組立国
PH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 360
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2031
発売開始日 03/2022
組立国
PH
ウェハ製造国
TW
CY7C1441KVE33-133AXC is a 36-Mbit synchronous flow-through SRAM organized as 1M × 36 with on-chip ECC. It supports 133 MHz bus operation with 6.5 ns clock-to-output and a 2-bit burst counter for linear or interleaved 2-1-1-1 bursts, initiated by ADSP or ADSC. Core supply is 3.135 V to 3.6 V with 2.5 V or 3.3 V I/O, JESD8-5 compatible, in a 100-pin TQFP Pb-free package (0°C to 70°C).

特長

  • 133 MHz synchronous bus
  • 6.5 ns clock-to-output
  • 3.0 ns OE to output valid
  • 1.5 ns setup to CLK rise
  • 3.3 V core (VDD 3.135-3.6 V)
  • 2.5 V or 3.3 V I/O supply
  • Common I/O: 1M×36 or 2M×18
  • Flow-through synchronous SRAM
  • 2-bit burst counter auto-increment
  • Interleaved or linear burst modes
  • IEEE 1149.1 JTAG boundary scan
  • On-chip ECC for SER reduction

利点

  • 133 MHz supports fast CPU buses
  • 6.5 ns cuts read data latency
  • 3.0 ns OE enables fast bus turn
  • 1.5 ns setup eases timing closure
  • 3.3 V core fits common power rails
  • 2.5/3.3 V I/O reduces level shift
  • Common I/O simplifies bus routing
  • Flow-through gives low-latency reads
  • Burst counter reduces glue logic
  • Burst modes match cache-line reads
  • JTAG boundary scan speeds test
  • ECC lowers soft-error field risk

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ