CY7C4142KV13-933FCXI
Active and preferred
RoHS対応
鉛フリー

CY7C4142KV13-933FCXI

データシート
パッケージ

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CY7C4142KV13-933FCXI
CY7C4142KV13-933FCXI
データシート


製品仕様情報

  • Currently planned availability until at least
    2031
  • ECC
    Y
  • Frequency
    933 MHz
  • On-Die Termination (オンダイ終端)
    Y
  • アーキテクチャ
    QDR-IV
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    Y
  • バースト長 (Words)
    2
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-IV
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    1.26 V～1.34 V
  • 組織 (X x Y)
    4Mb x 36
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    8

推奨
OPN
CY7C4142KV13-933FCXI
製品ステータス active and preferred
インフィニオン パッケージ
PG-FCBGA-361
パッケージ名 FCBGA-361 (001-70319)
梱包サイズ 60
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-FCBGA-361
パッケージ名 FCBGA-361 (001-70319)
梱包サイズ 60
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
CY7C4142KV13-933FCXI is a 144-Mbit QDR-IV XP SRAM configured as 4M × 36 with two independent bidirectional DDR data ports and a single DDR address bus with SDR controls. It supports up to 933 MHz operation (1866 MT/s). Eight internal banks enable one access per bank per cycle. It uses 1.3 V VDD and 1.1 V or 1.2 V POD VDDQ, and integrates ODT, ECC, address parity, and JTAG.

特長

  • 144-Mbit QDR-IV XP SRAM
  • Total RTR 2132 MT/s
  • Max operating frequency 1066 MHz
  • Dual independent bidir DDR ports
  • Single DDR addr bus, SDR control
  • Eight banks, 1 access/bank/cycle
  • Two-word burst for all accesses
  • On-die termination, programmable
  • ZQ self-cal output impedance
  • Bus inversion for addr/data buses
  • Address parity with PE# error flag
  • On-chip ECC, SER <0.01 FIT/Mb

利点

  • 2132 MT/s boosts random throughput
  • 1066 MHz enables low-latency ops
  • Concurrent reads/writes on 2 ports
  • Shared addr bus reduces routing
  • 8 banks sustain high transaction rate
  • 2-word burst improves data bandwidth
  • ODT eases signal integrity design
  • ZQ cal keeps stable I/O margins
  • Bus inversion cuts SSN and power
  • Parity flag speeds fault isolation
  • ECC reduces soft-error data faults
  • <0.01 FIT/Mb improves reliability

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ