CY7C4042KV13-933FCXC
Active and preferred
RoHS対応
鉛フリー

CY7C4042KV13-933FCXC

データシート
パッケージ

Content could not be loaded

Unfortunately, we were unable to load the content for this section. You may want to refresh the page or try again later.

CY7C4042KV13-933FCXC
CY7C4042KV13-933FCXC
データシート


製品仕様情報

  • Currently planned availability until at least
    2031
  • ECC
    Y
  • Frequency
    933 MHz
  • On-Die Termination (オンダイ終端)
    Y
  • アーキテクチャ
    QDR-IV
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    Y
  • バースト長 (Words)
    2
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-IV
  • メモリ容量
    72 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    1.26 V～1.34 V
  • 組織 (X x Y)
    2Mb x 36
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    8

推奨
OPN
CY7C4042KV13-933FCXC
製品ステータス active and preferred
インフィニオン パッケージ
PG-FCBGA-361
パッケージ名 FCBGA-361 (001-70319)
梱包サイズ 600
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-FCBGA-361
パッケージ名 FCBGA-361 (001-70319)
梱包サイズ 600
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
CY7C4042KV13-933FCXC is a 72-Mbit QDR-IV XP SRAM in a 2M × 36 organization with dual independent bidirectional DDR data ports and a single DDR address bus. The 933 speed grade supports up to 933 MHz (1866 MT/s) with two-word bursts, 8-bank architecture (one access per bank per cycle), and fixed read latency 8 cycles and write latency 5 cycles. It uses 1.3 V VDD and is offered in a 361-ball Pb-free FCBGA.

特長

  • 72-Mbit synchronous SRAM
  • 2132 MT/s random transaction rate
  • 1066 MHz max operating frequency
  • Read latency: 8 clock cycles
  • Write latency: 5 clock cycles
  • Dual bidirectional DDR data ports
  • DDR address, SDR control signaling
  • 8 internal banks, 1 access/bank
  • Two-word burst on all accesses
  • On-die termination (ODT)
  • Address and data bus inversion
  • On-chip ECC + address parity

利点

  • Handles high-bandwidth workloads
  • Enables 1066 MHz high-speed access
  • Predictable 8-cycle read timing
  • Short write latency reduces stalls
  • Full-duplex read/write bandwidth
  • Shared addr bus simplifies routing
  • Banking sustains parallel accesses
  • Burst-2 improves bus efficiency
  • ODT improves signal integrity
  • Bus inversion cuts SSN and EMI
  • ECC improves data reliability
  • Parity helps catch addr faults

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ