CY7C2642KV18-333BZXC
Active and preferred
RoHS対応
鉛フリー

CY7C2642KV18-333BZXC

データシート
パッケージ

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CY7C2642KV18-333BZXC
CY7C2642KV18-333BZXC
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    333 MHz
  • On-Die Termination (オンダイ終端)
    Y
  • アーキテクチャ
    QDR-II+, ODT
  • インターフェース
    Parallel
  • データバス幅
    x 18
  • バンク スイッチング
    N
  • バースト長 (Words)
    2
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II+, ODT
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    8Mb x 18
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    2

推奨
OPN
CY7C2642KV18-333BZXC
製品ステータス active and preferred
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 210
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 210
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C2642KV18-333BZXC is a 144-Mbit QDR II+ synchronous pipelined SRAM (8 M × 18) with separate read and write ports for concurrent transactions. It supports 333 MHz operation with DDR interfaces on both ports (666 MHz data rate) and 2.0-cycle read latency. Supplies are 1.7–1.9 V VDD and 1.4 V to VDD I/O (VDDQ). It comes in a 165-ball Pb-free FBGA package for commercial temperature range.

特長

  • QDR II+ two-word burst arch
  • 2.0-cycle read latency (DOFF Hi)
  • 333 MHz clock; 666 MHz DDR data
  • Independent read and write ports
  • Concurrent read/write transactions
  • ODT on D, BWS, and K/K inputs
  • Programmable output impedance (RQ)
  • Echo clocks (CQ/CQ) for capture
  • QVLD data-valid output indicator
  • PLL locks at frequencies to 120 MHz
  • Core VDD 1.8 V ±0.1 V
  • VDDQ 1.4 V to VDD; VREF 0.68 V

利点

  • No bus turnaround, higher throughput
  • Burst lowers address bus frequency
  • 666 MHz DDR enables high bandwidth
  • Separate ports avoid R/W contention
  • Concurrency boosts system efficiency
  • ODT cuts external resistor BOM
  • Programmable RQ improves signal
  • Echo clocks ease timing closure
  • QVLD simplifies valid-data capture
  • PLL improves data placement margin
  • 1.8 V core reduces power per bit
  • Lower VDDQ can cut I/O power

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ