CY7C25682KV18-550BZXC
Active and preferred
RoHS対応
鉛フリー

CY7C25682KV18-550BZXC

データシート
パッケージ

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CY7C25682KV18-550BZXC
CY7C25682KV18-550BZXC
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    550 MHz
  • On-Die Termination (オンダイ終端)
    Y
  • アーキテクチャ
    DDR-II+ CIO, ODT
  • インターフェース
    Parallel
  • データバス幅
    x 18
  • バンク スイッチング
    N
  • バースト長 (Words)
    2
  • ピークリフロー温度
    260 °C
  • ファミリー
    DDR-II+ CIO, ODT
  • メモリ容量
    72 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    4Mb x 18
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    2.5

推奨
OPN
CY7C25682KV18-550BZXC
製品ステータス active and preferred
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85180)
梱包サイズ 680
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85180)
梱包サイズ 680
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C25682KV18-550BZXC is a 72-Mbit DDR II+ synchronous pipelined SRAM organized as 4M × 18 with a two-word burst architecture. It runs up to 550 MHz clock (1100 MHz DDR transfer) with 2.5-cycle read latency, using K/K input clocks for DDR timing. It operates from 1.7 V to 1.9 V VDD and 1.4 V to VDD VDDQ, and integrates ODT, CQ/CQ echo clocks, QVLD data-valid, PLL, and IEEE 1149.1 JTAG.

特長

  • 72-Mbit DDR II+ SRAM
  • Two-word burst architecture
  • 550 MHz clock, 1100 MHz DDR data
  • 2.5-cycle read latency (DOFF=HIGH)
  • DDR I mode: 1-cycle latency
  • Dual input clocks K/K
  • Echo clocks CQ/CQ
  • QVLD data-valid indicator
  • ODT on D, BWS, and K/K inputs
  • PLL: 120 MHz to fMAX, 20 us lock
  • Byte write via BWS[x:0]
  • ZQ RQ 175–350 ohm, ±15% match

利点

  • 1100 MHz DDR boosts bandwidth
  • Two-word burst cuts addr toggling
  • 2.5-cycle latency fits pipelines
  • DDR I mode eases legacy timing
  • K/K improves DDR timing margin
  • CQ/CQ simplify data capture
  • QVLD reduces strobe tuning effort
  • ODT cuts external resistors and area
  • ZQ matching improves signal integrity
  • PLL improves read data placement
  • Byte writes avoid read-modify-write
  • Power-down lowers standby draw

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ