CY7C25682KV18-550BZXC

データシート

パッケージ

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製品仕様情報

Density

72 MBit
ECC

N
On-Die Termination (オンダイ終端)

Y
アーキテクチャ

DDR-II+ CIO, ODT
インターフェース

Parallel
データバス幅

x 18
バンクスイッチング

N
バースト長 (Words)

2
ピークリフロー温度

260 °C
ファミリー

DDR-II+ CIO, ODT
リードボール仕上げ

Sn/Ag/Cu
動作温度範囲

0 °C～70 °C
動作電圧範囲

1.7 V～1.9 V
周波数

550 MHz
組織 (X x Y)

4Mb x 18
認定

Commercial
読み込みレイテンシ (サイクル)

2.5

	推奨
OPN	CY7C25682KV18-550BZXC
製品ステータス	active and preferred
インフィニオンパッケージ	PG-BGA-165
パッケージ名	FBGA-165 (51-85180)
梱包サイズ	680
梱包形態	TRAY
MSL (湿度感受性レベル)	3
防湿梱包	DRY
鉛フリー	No
ハロゲンフリー	Yes
RoHS対応	Yes
Infineon stock last updated:

製品ステータス	Active
インフィニオンパッケージ	PG-BGA-165
パッケージ名	FBGA-165 (51-85180)
梱包サイズ	680
梱包形態	TRAY
MSL (湿度感受性レベル)	3
防湿梱包	DRY
鉛フリー
ハロゲンフリー
RoHS準拠

CY7C25682KV18-550BZXCは72 MbitのDDR II+同期パイプラインSRAMで、4M × 18構成の2ワード・バーストアーキテクチャを採用。最大550 MHzクロック（DDR転送1100 MHz）、読み出し2.5サイクルで、K/K入力クロックによりDDRタイミングを実現。電源は1.7 V～1.9 VのVDDと1.4 V～VDDのVDDQに対応し、ODT、CQ/CQエコークロック、QVLD、PLL、IEEE 1149.1 JTAGを搭載。

特長

72-Mbit DDR II+ SRAM
2ワード・バースト構造
550 MHz, DDR 1100 MHz転送
DOFF=Hで2.5サイクル読出し
DDR Iモード:1サイクル読出し
2入力クロックK/K
エコークロックCQ/CQ
QVLDデータ有効インジケータ
D/BWS/KKにODT内蔵
PLL:120 MHz〜fMAX,20 us
BWS[x:0]でバイト書込み
ZQ: RQ 175–350Ω,±15%

利点

DDR 1100 MHzで帯域を向上
2ワードでアドレス切替低減
2.5サイクルでパイプ適合
DDR Iで既存設計に対応
K/KでDDRマージン改善
CQ/CQでデータ取り込み容易
QVLDでストローブ調整削減
ODTで外付け抵抗と面積削減
ZQ整合でSIを改善
PLLで読み出し位置を安定化
バイト書込みでRMW回避
パワーダウンで待機電流低減

アプリケーション

デザインリソース

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特長

利点

アプリケーション

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CY7C25682KV18-550BZXC

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