CY7C1614KV18-250BZI
Active and preferred

CY7C1614KV18-250BZI

データシート
パッケージ

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CY7C1614KV18-250BZI
CY7C1614KV18-250BZI
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    250 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    QDR-II
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • バースト長 (Words)
    2
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Pb
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    4Mb x 36
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    1.5

推奨
OPN
CY7C1614KV18-250BZI
製品ステータス active and preferred
インフィニオン パッケージ
P-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 525
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー No
ハロゲンフリー Yes
RoHS対応 No
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
P-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 525
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
The CY7C1614KV18-250BZI is a 144-Mbit QDR II synchronous pipelined burst SRAM in a 4M × 36 organization with separate read and write ports. It supports two-word burst transfers with DDR interfaces and operates up to 250 MHz. Core supply is 1.8 V with VDDQ from 1.4 V to VDD. DOFF selects 1.5-cycle (QDR II) or 1-cycle (QDR I) read latency, and echo clocks plus an on-chip PLL aid timing.

特長

  • Dual read/write data ports
  • 360 MHz clock operation
  • DDR I/O, 720 MHz data transfer
  • Two-word burst on all accesses
  • Two input clocks K and K
  • Separate output clocks C and C
  • Echo clocks CQ and CQ
  • 1.5-cycle read latency (DOFF=1)
  • 1-cycle read latency (DOFF=0)
  • 1.8 V VDD supply
  • VDDQ = 1.4 V to VDD
  • IEEE 1149.1-2001 JTAG TAP

利点

  • No bus turnaround, more bandwidth
  • Concurrent reads and writes
  • Fast throughput at 360 MHz
  • Echo clocks ease data capture
  • C/C clocks reduce skew issues
  • Flexible latency eases timing
  • PLL improves data placement
  • JTAG simplifies board test
  • Port selects enable depth scaling
  • VDDQ range eases I/O matching
  • Defined power-up prevents faults
  • Low SER improves data integrity

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ