CY7C1612KV18-250BZXC
Active and preferred
RoHS対応
鉛フリー

CY7C1612KV18-250BZXC

データシート
パッケージ

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CY7C1612KV18-250BZXC
CY7C1612KV18-250BZXC
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    250 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    QDR-II
  • インターフェース
    Parallel
  • データバス幅
    x 18
  • バンク スイッチング
    N
  • バースト長 (Words)
    2
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    8Mb x 18
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    1.5

推奨
OPN
CY7C1612KV18-250BZXC
製品ステータス active and preferred
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 525
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 525
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C1612KV18-250BZXC is a 144-Mbit QDR II synchronous pipelined SRAM in an 8M × 18 organization. It uses separate read and write ports with DDR interfaces and a two-word burst, eliminating data bus turnarounds and supporting concurrent transactions. The 250 MHz speed grade operates from 1.8 V core (±0.1 V) with 1.4 V to VDDQ I/O supply, and supports 1.5-cycle read latency (DOFF high).

特長

  • Dual read/write data ports
  • 360 MHz clock operation
  • DDR I/O, 720 MHz data transfer
  • Two-word burst on all accesses
  • Two input clocks K and K
  • Separate output clocks C and C
  • Echo clocks CQ and CQ
  • 1.5-cycle read latency (DOFF=1)
  • 1-cycle read latency (DOFF=0)
  • 1.8 V VDD supply
  • VDDQ = 1.4 V to VDD
  • IEEE 1149.1-2001 JTAG TAP

利点

  • No bus turnaround, more bandwidth
  • Concurrent reads and writes
  • Fast throughput at 360 MHz
  • Echo clocks ease data capture
  • C/C clocks reduce skew issues
  • Flexible latency eases timing
  • PLL improves data placement
  • JTAG simplifies board test
  • Port selects enable depth scaling
  • VDDQ range eases I/O matching
  • Defined power-up prevents faults
  • Low SER improves data integrity

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ