CY7C1481BV33-133AXI
Active and preferred
RoHS対応
鉛フリー

CY7C1481BV33-133AXI

データシート
パッケージ

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CY7C1481BV33-133AXI
CY7C1481BV33-133AXI
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    133 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    Standard Sync, Flow-through
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • ピークリフロー温度
    260 °C
  • ファミリー
    Standard Sync
  • メモリ容量
    72 MBit
  • リードボール仕上げ
    Pure Sn
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    3.14 V～3.63 V
  • 組織 (X x Y)
    2Mb x 36
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    1

推奨
OPN
CY7C1481BV33-133AXI
製品ステータス active and preferred
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 144
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TW
ウェハ製造国
US
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 144
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TW
ウェハ製造国
US
CY7C1481BV33-133AXI is a 72-Mbit (2M × 36) synchronous flow-through SRAM for secondary cache and high-speed processor interfaces. It supports 133 MHz operation with 6.5 ns clock-to-data access and 2-1-1-1 burst reads using an on-chip 2-bit wraparound counter (linear or interleaved via MODE). Common I/O, byte writes (BWx/BWE) and global write (GW), JTAG, and ZZ sleep mode are included.

特長

  • 133 MHz synchronous bus operation
  • 6.5 ns max tCDV from clock rise
  • 2M × 36 common I/O architecture
  • 2-bit on-chip burst counter
  • Linear or interleaved burst via MODE
  • High-performance 2-1-1-1 access rate
  • Separate ADSP and ADSC strobes
  • Byte writes via BWx plus BWE
  • Global write (GW) writes all bytes
  • Asynchronous OE for tri-state control
  • ZZ sleep mode, 2-cycle entry/exit
  • IEEE 1149.1 JTAG boundary scan

利点

  • 133 MHz supports fast cache SRAM
  • 6.5 ns reduces read latency
  • 36-bit I/O fits wide data paths
  • Burst counter cuts address overhead
  • Select burst order per CPU needs
  • 2-1-1-1 boosts sustained bandwidth
  • ADSP/ADSC simplify bus control
  • Byte writes reduce data toggling
  • Global write eases full-word writes
  • Async OE enables shared data bus
  • Sleep mode lowers standby current
  • JTAG speeds board test and debug

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ