CY7C1470V25-200AXC
Active and preferred
RoHS対応
鉛フリー

CY7C1470V25-200AXC

データシート
パッケージ

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CY7C1470V25-200AXC
CY7C1470V25-200AXC
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    200 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    NoBL, Pipeline
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • ピークリフロー温度
    260 °C
  • ファミリー
    NoBL
  • メモリ容量
    72 MBit
  • リードボール仕上げ
    Pure Sn
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    2.38 V～2.63 V
  • 組織 (X x Y)
    2Mb x 36
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    1

推奨
OPN
CY7C1470V25-200AXC
製品ステータス active and preferred
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 360
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TW
ウェハ製造国
US
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 360
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TW
ウェハ製造国
US
CY7C1470V25-200AXC is a 72-Mbit (2M × 36) 2.5 V synchronous pipelined burst SRAM with NoBL architecture, supporting 200 MHz bus operation with zero wait states. It uses registered inputs/outputs, 3 chip enables plus asynchronous OE, and an on-chip burst counter for up to four transfers (linear or interleaved). Byte-write (BWa–BWd) and ZZ sleep mode are supported. Packaged in 100-pin Pb-free TQFP.

特長

  • NoBL SRAM, zero wait-state R/W
  • 200 MHz synchronous pipelined bus
  • Fully registered inputs and outputs
  • 3.0 ns max clock-to-output (tCO)
  • Burst counter: up to 4 transfers
  • Linear or interleaved burst order
  • Byte write with BW[x] selects
  • 2.5 V VDD supply (2.375-2.625 V)
  • 2.5 V VDDQ I/O supply (2.375-VDD)
  • Clock enable (CEN) stalls clock
  • Asynchronous OE for tri-state control
  • IEEE 1149.1 JTAG boundary scan

利点

  • No wait states boost bandwidth
  • 200 MHz supports fast SRAM buses
  • Registered I/O eases timing closure
  • 3.0 ns tCO cuts read latency
  • 4-beat bursts reduce addr toggles
  • Burst order fits cache line needs
  • Byte writes simplify RMW updates
  • 2.5 V core lowers power vs 3.3 V
  • 2.5 V I/O matches common logic
  • CEN enables cycle stretching
  • OE prevents bus contention
  • JTAG speeds board test/debug

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ