CY7C1380KV33-167AXCT
Active and preferred
RoHS対応
鉛フリー

CY7C1380KV33-167AXCT

データシート
パッケージ

Content could not be loaded

Unfortunately, we were unable to load the content for this section. You may want to refresh the page or try again later.

CY7C1380KV33-167AXCT
CY7C1380KV33-167AXCT
データシート


製品仕様情報

  • Currently planned availability until at least
    2031
  • ECC
    N
  • Frequency
    167 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    Standard Sync, Pipeline SCD
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • バースト長 (Words)
    4
  • ピークリフロー温度
    260 °C
  • ファミリー
    Standard Sync
  • メモリ容量
    18 MBit
  • リードボール仕上げ
    Pure Sn
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    3.135 V～3.6 V
  • 組織 (X x Y)
    512Kb x 36
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    2

推奨
OPN
CY7C1380KV33-167AXCT
製品ステータス active and preferred
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 750
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 750
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
CY7C1380KV33-167AXCT is an 18-Mbit (512K × 36) pipelined synchronous SRAM with registered inputs and outputs for burst operation up to 167 MHz (3.4 ns access). It uses a 3.3 V core supply (3.135 V to 3.6 V) with 2.5 V or 3.3 V I/O supply and JEDEC JESD8-5-compatible I/O. Features include byte write controls, IEEE 1149.1 JTAG boundary scan, asynchronous OE, and ZZ sleep mode for standby.

特長

  • Bus operation up to 250 MHz
  • 2.5 ns clock-to-output (tCO)
  • Registered I/O for pipelining
  • 3-1-1-1 burst access
  • Linear or interleaved burst order
  • 2-bit on-chip burst counter
  • Byte write via BWE and BWX
  • Global write (GW) all bytes
  • Common I/O; async OE tri-state
  • ZZ sleep mode with data retention
  • Core VDD 3.135 V to 3.6 V
  • I/O VDDQ 2.375–2.625 V or 3.3 V

利点

  • 250 MHz supports fast SRAM buses
  • 2.5 ns tCO cuts read latency
  • Pipelining improves throughput
  • 3-1-1-1 boosts burst bandwidth
  • Burst modes fit more processors
  • Auto increment reduces glue logic
  • Byte writes reduce write traffic
  • GW simplifies full-word updates
  • Tri-state OE enables bus sharing
  • ZZ mode lowers standby power
  • 3.135–3.6 V eases power design
  • 2.5/3.3 V I/O eases interfacing

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ