CY7C1372KV25-167AXCT
Active and preferred
RoHS対応
鉛フリー

CY7C1372KV25-167AXCT

データシート
パッケージ

Content could not be loaded

Unfortunately, we were unable to load the content for this section. You may want to refresh the page or try again later.

CY7C1372KV25-167AXCT
CY7C1372KV25-167AXCT
データシート


製品仕様情報

  • Currently planned availability until at least
    2031
  • ECC
    N
  • Frequency
    167 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    NoBL, Pipeline
  • インターフェース
    Parallel
  • データバス幅
    x 18
  • バンク スイッチング
    N
  • バースト長 (Words)
    4
  • ピークリフロー温度
    260 °C
  • ファミリー
    NoBL
  • メモリ容量
    18 MBit
  • リードボール仕上げ
    Pure Sn
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    2.38 V～2.63 V
  • 組織 (X x Y)
    1Mb x 18
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    2

推奨
OPN
CY7C1372KV25-167AXCT
製品ステータス active and preferred
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 750
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 750
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
CY7C1372KV25-167AXCT is an 18-Mbit (1M × 18) synchronous pipelined burst SRAM using No Bus Latency (NoBL) architecture for true back-to-back read/write with zero wait states. It runs at 167 MHz (3.4 ns access) with fully registered inputs/outputs, byte write (BWa–BWb), linear or interleaved burst, and IEEE 1149.1 JTAG boundary scan. Single 2.5 V core VDD and 2.5 V I/O VDDQ (2.375–2.625 V).

特長

  • NoBL for zero wait-state R/W
  • 200 MHz synchronous pipelined SRAM
  • 3.2 ns clock-to-output at 200 MHz
  • Fully registered inputs and outputs
  • On-chip burst counter, up to 4 beats
  • Linear or interleaved burst sequence
  • Byte write via BWx byte selects
  • Auto three-state outputs on write
  • 2.375 V to 2.625 V VDD supply
  • VDDQ I/O supply from 2.375 V to VDD
  • CEN clock enable holds internal state
  • ZZ sleep mode; 65 mA standby max

利点

  • Zero wait states boost throughput
  • 200 MHz supports fast SRAM buses
  • 3.2 ns tCO reduces read latency
  • Pipelining eases timing closure
  • 4-beat bursts cut address overhead
  • Burst order fits cache line patterns
  • Byte writes simplify RMW updates
  • Auto tri-state avoids bus contention
  • 2.5 V core rail eases power design
  • Separate VDDQ improves I/O matching
  • CEN enables stall without data loss
  • ZZ mode cuts standby power draw

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ