CY62146ELL-45ZSXIT
Active and preferred
RoHS対応
鉛フリー

CY62146ELL-45ZSXIT

データシート
パッケージ
個.
在庫あり

Content could not be loaded

Unfortunately, we were unable to load the content for this section. You may want to refresh the page or try again later.

CY62146ELL-45ZSXIT
CY62146ELL-45ZSXIT
個.
データシート


製品仕様情報

  • Currently planned availability until at least
    2033
  • インターフェース
    Parallel
  • ピークリフロー温度
    260 °C
  • ファミリー
    MoBL™ SRAM
  • メモリ容量
    4 MBit
  • リードボール仕上げ
    Ni/Pd/Au
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 (VCCQ) (最大)
    5.5 V
  • 動作電圧 範囲
    4.5 V～5.5 V
  • 組織 (X x Y)
    256K x 16
  • 認定
    Industrial
  • 速度
    45 ns

推奨
OPN
CY62146ELL-45ZSXIT
製品ステータス active and preferred
インフィニオン パッケージ
PG-TSOP-44
パッケージ名 TSOP-II-44 (51-85087)
梱包サイズ 1000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2033
発売開始日 03/2022
組立国
PH
ウェハ製造国
TW,US
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TSOP-44
パッケージ名 TSOP-II-44 (51-85087)
梱包サイズ 1000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2033
発売開始日 03/2022
組立国
PH
ウェハ製造国
TW,US
個.
在庫あり
CY62146ELL-45ZSXIT is a 4-Mbit (256K × 16) CMOS static RAM for 5 V systems, specified for 45 ns access. It operates from 4.5 V to 5.5 V and supports byte writes via BHE/BLE with CE/OE/WE control and high-Z outputs when deselected. Ultra-low power includes 2.5 µA typ (7 µA max) standby with automatic CE power-down and 3.5 mA typ active current at 1 MHz, in a Pb-free 44-pin TSOP II.

特長

  • 256K × 16 CMOS static RAM
  • 45 ns read/write cycle time
  • 4.5 V to 5.5 V VCC operation
  • 3.5 mA typ ICC at 1 MHz
  • 2.5 µA typ standby (CE HIGH)
  • 7 µA max standby current
  • Automatic CE power-down (ISB2)
  • Data retention at VCC = 2 V
  • ICCDR max 8.8 µA at 2 V
  • Byte write via BHE/BLE
  • TTL-compatible input levels
  • Tri-state outputs via OE/CE

利点

  • Fast 45 ns boosts CPU access
  • 5 V rail fits legacy designs
  • Low 3.5 mA cuts active power
  • 2.5 µA standby extends battery
  • Auto power-down saves energy
  • 2 V retention preserves data
  • 8.8 µA max lowers backup drain
  • Byte enables reduce write power
  • OE/CE tri-state eases bus sharing
  • TTL inputs simplify interfacing
  • High-Z prevents bus contention
  • SRAM avoids refresh complexity

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ