CY7C2665KV18-450BZI
Active and preferred

CY7C2665KV18-450BZI

データシート
パッケージ

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CY7C2665KV18-450BZI
CY7C2665KV18-450BZI
データシート


製品仕様情報

  • Currently planned availability until at least
    See roadmap
  • ECC
    N
  • Frequency
    450 MHz
  • On-Die Termination (オンダイ終端)
    Y
  • アーキテクチャ
    QDR-II+, ODT
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • バースト長 (Words)
    4
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II+, ODT
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Pb
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    4Mb x 36
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    2.5

推奨
OPN
CY7C2665KV18-450BZI
製品ステータス active and preferred
インフィニオン パッケージ
P-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 105
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー No
ハロゲンフリー Yes
RoHS対応 No
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
P-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 105
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C2665KV18-450BZI is a 144-Mbit QDR II+ synchronous pipelined SRAM in 4M × 36, using separate read and write ports with DDR interfaces for concurrent transactions. It supports 450 MHz clock operation, 2.5-cycle read latency (1-cycle when DOFF is low), four-word burst, echo clocks (CQ/CQ) and QVLD data-valid. Core VDD is 1.7 V to 1.9 V with VDDQ 1.4 V to VDD, in a 165-ball FBGA, -40°C to +85°C.

特長

  • QDR II+ SRAM, 4-word burst
  • 550 MHz clock, 1100 MHz DDR data
  • Separate read/write data ports
  • Supports concurrent transactions
  • 2.5-cycle read latency (DOFF=1)
  • 1-cycle read latency mode (DOFF=0)
  • On-die termination for D/BWS/K
  • Echo clocks (CQ/CQ) for capture
  • QVLD pin indicates valid output data
  • PLL locks with 20 µs stable clock
  • PLL operates down to 120 MHz
  • VDD 1.7–1.9 V; VDDQ 1.4 V–VDD

利点

  • High bandwidth with fewer addresses
  • Faster transfers at 1100 MHz DDR
  • No bus turnarounds, lower latency
  • Read+write same time boosts throughput
  • Predictable 2.5-cycle read timing
  • 1-cycle reads cut access delay
  • ODT reduces external termination BOM
  • CQ/CQ eases timing at high speed
  • QVLD simplifies receive data capture
  • PLL stabilizes data placement
  • Runs PLL even at 120 MHz clocks
  • Works with 1.4 V or 1.5 V I/O

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ