CY7C1663KV18-550BZXC
Active and preferred
RoHS対応
鉛フリー

CY7C1663KV18-550BZXC

データシート
パッケージ

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CY7C1663KV18-550BZXC
CY7C1663KV18-550BZXC
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    550 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    QDR-II+
  • インターフェース
    Parallel
  • データバス幅
    x 18
  • バンク スイッチング
    N
  • バースト長 (Words)
    4
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II+
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    8Mb x 18
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    2.5

推奨
OPN
CY7C1663KV18-550BZXC
製品ステータス active and preferred
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 210
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 210
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C1663KV18-550BZXC is a 144-Mbit (8 M × 18) QDR II+ synchronous pipelined SRAM with separate read and write ports and a four-word burst architecture. It supports a 550 MHz clock with DDR transfers (1100 MHz data rate) and 2.5-cycle read latency. The device operates from 1.7–1.9 V VDD with 1.4 V–VDD VDDQ and is offered in a 165-ball Pb-free FBGA package for high-bandwidth networking, DSP, and packet buffering.

特長

  • 550 MHz clock, DDR at 1100 MHz
  • Four-word burst (sequential)
  • Separate read and write data ports
  • Concurrent read/write transactions
  • Read latency 2.5 cycles (DOFF=H)
  • QDR I mode, 1-cycle latency (DOFF=L)
  • Two input clocks K/K for DDR timing
  • Echo clocks CQ/CQ for data capture
  • QVLD data-valid, 0.5-cycle early
  • Programmable output impedance via RQ
  • On-chip PLL locks after 20 µs
  • IEEE 1149.1 JTAG boundary scan

利点

  • High bandwidth for fast packets
  • Lower addr bus frequency
  • No I/O bus turnaround delays
  • Read/write same time, less stalls
  • Predictable 2.5-cycle reads
  • Switch to 1-cycle for low latency
  • Easier timing closure at high speed
  • Simpler data capture, less skew
  • Clean valid window for receivers
  • Better signal integrity, fewer SI fixes
  • Accurate data placement after power-up
  • Faster board debug and test access

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ