CY7C1645KV18-450BZXI
Active and preferred
RoHS対応
鉛フリー

CY7C1645KV18-450BZXI

データシート
パッケージ

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CY7C1645KV18-450BZXI
CY7C1645KV18-450BZXI
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    450 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    QDR-II+
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • バースト長 (Words)
    4
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II+
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    4Mb x 36
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    2

推奨
OPN
CY7C1645KV18-450BZXI
製品ステータス active and preferred
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 105
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 105
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C1645KV18-450BZXI is a 144-Mbit QDR II+ synchronous pipelined SRAM organized as 4 M × 36 with separate read and write ports to eliminate data bus turnarounds. It supports four-word burst transfers with 2.0-cycle read latency (DOFF HIGH), DDR I/O at 450 MHz clock (900 MHz data rate), and operates from 1.8 V core with 1.4 V to VDD I/O supply. It is offered in a 165-ball Pb-free FBGA, industrial grade.

特長

  • 144-Mbit QDR II+ burst SRAM
  • Separate read and write ports
  • DDR I/O; data at 900 MHz max
  • 450 MHz max clock frequency
  • Four-word burst per access
  • Read latency 2 cycles (DOFF high)
  • QDR I mode: 1-cycle latency (DOFF)
  • Two input clocks K and K
  • Echo clocks CQ and CQ
  • QVLD valid-data output
  • PLL locks after 20 µs stable clock
  • Programmable output impedance (ZQ)

利点

  • Eliminates bus turnaround delays
  • Enables high memory bandwidth
  • Cuts address bus frequency needs
  • Simplifies timing with echo clocks
  • Easier data capture with QVLD
  • Pipelines read/write independently
  • Supports read-after-write coherency
  • Adapts to line impedance for SI
  • Reduces board tuning across PVT
  • Faster bring-up via auto PLL lock
  • Depth expansion without wait states
  • Simplifies test with JTAG port

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ