CY7C1565KV18-400BZI
Active and preferred

CY7C1565KV18-400BZI

データシート
パッケージ
個.
在庫あり

Content could not be loaded

Unfortunately, we were unable to load the content for this section. You may want to refresh the page or try again later.

CY7C1565KV18-400BZI
CY7C1565KV18-400BZI
個.
データシート


製品仕様情報

  • Frequency
    400 MHz
  • インターフェース
    Parallel
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II+
  • メモリ容量
    72 MBit
  • リードボール仕上げ
    Sn/Pb
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    2M x 36
  • 認定
    Industrial

推奨
OPN
CY7C1565KV18-400BZI
製品ステータス active and preferred
インフィニオン パッケージ
P-BGA-165
パッケージ名 FBGA-165 (51-85180)
梱包サイズ 136
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー No
ハロゲンフリー Yes
RoHS対応 No
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
P-BGA-165
パッケージ名 FBGA-165 (51-85180)
梱包サイズ 136
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
個.
在庫あり
CY7C1565KV18-400BZI is a 72-Mbit QDR II+ synchronous pipelined SRAM (2M × 36) with separate read and write ports and four-word burst operation. It supports DDR transfers on both ports using two input clocks (K/K) and provides echo clocks (CQ/CQ) and QVLD for data capture. Core supply is 1.7 V to 1.9 V with VDDQ from 1.4 V to VDD. The -400 speed grade supports 400 MHz operation in a 165-ball FBGA.

特長

  • QDR II+ four-word burst
  • Separate read/write data ports
  • DDR I/O on read and write ports
  • 2.5-cycle read latency (DOFF=H)
  • 1-cycle read latency (DOFF=L)
  • 550 MHz maximum clock
  • Data valid 0.45 ns from clock edge
  • Echo clocks CQ/CQ for capture
  • QVLD asserts 0.5 cycle before data
  • Programmable output impedance (RQ)
  • On-chip PLL operates down to 120 MHz
  • IEEE 1149.1 JTAG boundary scan

利点

  • No bus turnaround, less contention
  • DDR at 550 MHz boosts bandwidth
  • 4-word burst cuts addr bus rate
  • Selectable latency eases timing
  • 1-cycle mode reduces read delay
  • 0.45 ns valid supports tight timing
  • CQ/CQ simplifies data capture
  • QVLD eases strobe and timing align
  • RQ matching improves signal integrity
  • PLL improves data placement accuracy
  • Depth expansion without wait states
  • JTAG speeds board test and debug

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ