CY7C1372KV33-167AXC
Active and preferred
RoHS対応
鉛フリー

CY7C1372KV33-167AXC

データシート
パッケージ

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CY7C1372KV33-167AXC
CY7C1372KV33-167AXC
データシート


製品仕様情報

  • Currently planned availability until at least
    2031
  • ECC
    N
  • Frequency
    167 MHz
  • On-Die Termination (オンダイ終端)
    N
  • アーキテクチャ
    NoBL, Pipeline
  • インターフェース
    Parallel
  • データバス幅
    x 18
  • バンク スイッチング
    N
  • バースト長 (Words)
    4
  • ピークリフロー温度
    260 °C
  • ファミリー
    NoBL
  • メモリ容量
    18 MBit
  • リードボール仕上げ
    Pure Sn
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    3.135 V～3.6 V
  • 組織 (X x Y)
    1Mb x 18
  • 認定
    Commercial
  • 読み込みレイテンシ (サイクル)
    2

推奨
OPN
CY7C1372KV33-167AXC
製品ステータス active and preferred
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 720
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TQFP-100
パッケージ名 TQFP-100 (51-85050)
梱包サイズ 720
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2031
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
The CY7C1372KV33-167AXC is an 18-Mbit (1M × 18) 3.3 V synchronous pipelined burst SRAM with No Bus Latency (NoBL) architecture for zero-wait-state read/write transitions. It supports 167 MHz operation with 3.4 ns access time, fully registered I/O, linear or interleaved burst, byte write (BWa/BWb), and ZZ sleep mode with data retention. Packaged in a Pb-free 100-pin TQFP (0°C to +70°C).

特長

  • 250 MHz synchronous burst SRAM
  • Zero wait-state read/write switching
  • No Bus Latency (NoBL) architecture
  • Fully registered I/O for pipelining
  • Clock-to-output tCO 2.5 ns max
  • Burst counter, up to 4 transfers
  • Linear or interleaved burst order
  • Byte write with BWx signals
  • Self-timed synchronous write logic
  • 3 chip enables + async OE tri-state
  • ZZ sleep mode, data retained
  • IEEE 1149.1 JTAG boundary scan

利点

  • High throughput at 250 MHz bus
  • Fast turnarounds, no wait states
  • Sustains back-to-back R/W cycles
  • Predictable timing for high-speed
  • 2.5 ns tCO reduces read latency
  • 4-beat bursts reduce addr toggles
  • Burst modes match bus protocols
  • Byte writes cut RMW overhead
  • No write timing tuning needed
  • Easy bank expansion, avoids fights
  • Sleep cuts standby, keeps data
  • JTAG simplifies board test/debug

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ