CY7C1069G30-10ZSXIT
Active and preferred
RoHS対応
鉛フリー

CY7C1069G30-10ZSXIT

データシート
パッケージ

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CY7C1069G30-10ZSXIT
CY7C1069G30-10ZSXIT
データシート


製品仕様情報

  • Currently planned availability until at least
    2033
  • インターフェース
    Parallel
  • ピークリフロー温度
    260 °C
  • ファミリー
    FAST SRAM
  • メモリ容量
    16 MBit
  • リードボール仕上げ
    Pure Sn
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    2.2 V～3.6 V
  • 動作電圧 (VCCQ) 範囲
    2.2 V～3.6 V
  • 組織 (X x Y)
    2M x 8
  • 認定
    Industrial
  • 速度
    10 ns

推奨
OPN
CY7C1069G30-10ZSXIT
製品ステータス active and preferred
インフィニオン パッケージ
PG-TSOP-54
パッケージ名 TSOP-II-54 (51-85160)
梱包サイズ 1000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2033
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TSOP-54
パッケージ名 TSOP-II-54 (51-85160)
梱包サイズ 1000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2033
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
The CY7C1069G30-10ZSXIT is a 16-Mbit (2M × 8) asynchronous CMOS SRAM with embedded ECC for single-bit error correction. It operates from 2.2 V to 3.6 V over -40°C to 85°C and supports 10 ns access time. Dual chip enables (CE1/CE2) and OE/WE control simplify bus interfacing, while automatic CE power-down reduces standby current. It is offered in a 54-pin TSOP II tape-and-reel package.

特長

  • 2M words × 8-bit SRAM array
  • Embedded ECC single-bit correction
  • tAA address access down to 10 ns
  • Read cycle time tRC down to 10 ns
  • OE to data valid tDOE down to 5 ns
  • Data retention at VCC = 1.0 V
  • ICC 90 mA typ at 100 MHz
  • ISB2 20 mA typ power-down
  • Dual chip enable inputs (CE1, CE2)
  • High-Z outputs when deselected
  • TTL-compatible inputs and outputs
  • > 2001 V ESD (MIL-STD-883)

利点

  • Corrects single-bit RAM soft errors
  • Simplifies error monitoring via ERR
  • 10 ns access supports fast CPUs
  • 5 ns OE enables quick bus reads
  • 10 ns tRC boosts read throughput
  • 1.0 V retention cuts backup power
  • Lower supply current at 100 MHz
  • Power-down current reduces idle draw
  • Dual CE enables flexible memory decode
  • High-Z outputs ease bus sharing
  • TTL I/O levels reduce glue logic
  • High ESD improves handling robustness

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ