CY62157G30-45ZSXIT
Active and preferred
RoHS対応
鉛フリー

CY62157G30-45ZSXIT

データシート
パッケージ

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CY62157G30-45ZSXIT
CY62157G30-45ZSXIT
データシート


製品仕様情報

  • Currently planned availability until at least
    2033
  • アラーム
    N
  • インターフェース
    Parallel
  • ウォッチドッグ タイマー
    N
  • ピークリフロー温度
    260 °C
  • ファミリー
    MoBL™ SRAM
  • メモリ容量
    8 MBit
  • リアルタイムクロック
    N
  • リードボール仕上げ
    Ni/Pd/Au
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 (VCCQ) (最大)
    3.6 V
  • 動作電圧 範囲
    2.2 V～3.6 V
  • 組織 (X x Y)
    512Kb x 16
  • 認定
    Industrial
  • 速度
    45 ns

推奨
OPN
CY62157G30-45ZSXIT
製品ステータス active and preferred
インフィニオン パッケージ
PG-TSOP-44
パッケージ名 TSOP-II-44 (51-85087)
梱包サイズ 1000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2033
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TSOP-44
パッケージ名 TSOP-II-44 (51-85087)
梱包サイズ 1000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2033
発売開始日 03/2022
組立国
TW
ウェハ製造国
TW
CY62157G30-45ZSXIT is an 8-Mbit (512K × 16) CMOS MoBL SRAM with embedded ECC that detects and corrects single-bit errors on accessed locations. It operates from 2.2 V to 3.6 V over -40°C to +85°C, with 45 ns access time. Standby current is specified to 6.5 µA max. Dual chip enables (CE1/CE2), byte write enables (BHE/BLE), and byte power-down standby support low-power designs in TSOP II.

特長

  • 8-Mbit SRAM (512K × 16)
  • Embedded ECC corrects 1-bit errors
  • ERR pin flags corrected 1-bit errors
  • 45 ns read/write cycle time
  • VCC supply 1.65 V to 3.6 V
  • Standby current 6.5 µA max
  • Data retention at VDR = 1.0 V
  • Dual chip enable inputs (CE1, CE2)
  • Byte writes via BHE/BLE signals
  • Hi-Z outputs when deselected/OE HIGH
  • Byte power-down via BHE & BLE HIGH
  • HBM ESD rating >2001 V

利点

  • ECC improves data integrity in SRAM
  • ERR output simplifies error handling
  • 45 ns access supports fast CPUs
  • 1.65–3.6 V fits multi-rail systems
  • 6.5 µA max cuts standby power
  • 1.0 V retention saves backup energy
  • Dual CE supports simple bank select
  • Byte writes reduce bus bandwidth use
  • Hi-Z outputs ease bus sharing
  • Byte power-down saves idle power
  • HBM >2001 V improves robustness
  • Clear timing specs speed validation

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ