S25FS256TDACHC113
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S25FS256TDACHC113

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S25FS256TDACHC113
S25FS256TDACHC113
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製品仕様情報

  • Currently planned availability until at least
    2030
  • Density
    256 MBit
  • インターフェース
    Quad SPI
  • インターフェース周波数 (SDR/DDR) (MHz)
    80 / -
  • インターフェース帯域幅
    40 MByte/s
  • ピークリフロー温度
    260 °C
  • ファミリー
    FS-T
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    0 °C～70 °C
  • 動作電圧 範囲
    1.7 V～2 V
  • 動作電圧
    1.8 V
  • 認定
    Commercial
推奨
OPN
S25FS256TDACHC113
製品ステータス active
インフィニオン パッケージ SG-XFWLB-33
パッケージ名 WLCSP
梱包サイズ 5000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 1
防湿梱包 NON DRY
鉛フリー No
ハロゲンフリー No
RoHS対応 Yes
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ SG-XFWLB-33
パッケージ名 WLCSP
梱包サイズ 5000
梱包形態 TAPE & REEL
MSL (湿度感受性レベル) 1
防湿梱包 NON DRY
鉛フリー
ハロゲンフリー
RoHS準拠
個.
在庫あり
S25FS256TDACHC113は、クアッドSPI経由でコードとデータを格納するための256 MbitのFS-T NORフラッシュです。0℃～70℃ (商用) で1.7 V～2.0 Vで動作し、最大80 MHzのSDR読み出しに対応します。インターフェース帯域幅は最大40 MByte/sです。内蔵ECCは1ビット エラーを訂正し、2ビット エラーを検出します。SFDPに加え、固有ID、RD/BY# ステータス、RESET#/CS# 信号によるリセット オプションを備え、堅牢なブート メモリを実現します。

特長

  • 45 nm MIRRORBIT™ (セル当たり2ビット)
  • 均一な64 KBまたは128 KBセクター
  • 設定可能なセクター アーキテクチャ
  • 256 Bまたは512 Bプログラム バッファ
  • SPI 1-1-1およびQuad 1-1-4、1-4-4
  • 最大104 MHzのクロック動作
  • 16バイト データ単位のECC
  • 1ビット訂正、2ビット検出 (ECC)
  • EDUSおよびECSVレジスタによるECCステータス
  • Ready/Busy用RD/BY#出力
  • STR1のSafeBoot失敗シグネチャ
  • CS#信号によるリセット + RESET#ピン

利点

  • 2 bpcにより、格納ビットあたりのコストを削減
  • セクター サイズをコードとデータに適合
  • 設定可能なマップにより移行が容易
  • ページ バッファによりファームウェア更新を高速化
  • クアッドI/Oにより高速なXIP読み出しが可能
  • 104 MHzにより高スループットをサポート
  • ECCにより読み出しデータの信頼性を向上
  • ECCフラグにより障害分離を高速化
  • RD/BY#によりホスト ファームウェアの負荷を軽減
  • SafeBootにより障害発生後の復旧が可能
  • リセット オプションにより堅牢性が向上
  • SFDPサポートによりホストの立ち上げが容易

アプリケーション

ドキュメント

デザイン リソース

パートナー ソリューション

開発者コミュニティ