CY7C1061GN30-10ZXI
Active and preferred
RoHS対応
鉛フリー

CY7C1061GN30-10ZXI

データシート
パッケージ

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CY7C1061GN30-10ZXI
CY7C1061GN30-10ZXI
データシート


製品仕様情報

  • Currently planned availability until at least
    2033
  • インターフェース
    Parallel
  • ピークリフロー温度
    260 °C
  • ファミリー
    FAST SRAM
  • リードボール仕上げ
    Pure Sn
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 (最大)
    3.6 V
  • 動作電圧
    2.2 V
  • 組織 (X x Y)
    2M x 16
  • 認定
    Industrial
  • 速度
    10 ns

推奨
OPN
CY7C1061GN30-10ZXI
製品ステータス active and preferred
インフィニオン パッケージ
PG-TSOP-48
パッケージ名 TSOP-I-48 (51-85183)
梱包サイズ 192
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
長期供給予定期限 2033
発売開始日 03/2022
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-TSOP-48
パッケージ名 TSOP-I-48 (51-85183)
梱包サイズ 192
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
長期供給予定期限 2033
発売開始日 03/2022
組立国
TH
ウェハ製造国
TW
CY7C1061GN30-10ZXI is a 16-Mbit (1M × 16) asynchronous CMOS SRAM with 10 ns access time. It operates from 2.2 V to 3.6 V over the industrial range (−40°C to +85°C) and supports automatic power-down when deselected. It provides 20 address lines (A0–A19), 16-bit I/O with BLE/BHE byte writes, TTL-compatible levels, 1.0 V data retention, and a Pb-free 48-pin TSOP I (ZX) package for bus-oriented memory expansion.

特長

  • 1,048,576 × 16 SRAM array
  • tAA 10 ns/15 ns access time
  • VCC operating 2.2 V to 3.6 V
  • 1.0 V data retention (VDR min)
  • Byte write via BLE and BHE pins
  • Dual chip enables: CE1 and CE2
  • Automatic power-down when deselect
  • OE-controlled output High-Z state
  • ICC 90 mA typ at 100 MHz
  • ISB2 20 mA typ standby (CMOS)
  • IIX/IOZ leakage ±1 µA
  • ESD >2001 V (MIL-STD-883)

利点

  • 16-bit bus increases throughput
  • 10 ns access supports fast reads
  • 2.2–3.6 V fits common power rails
  • Retention at 1.0 V saves state
  • Byte writes cut write bandwidth
  • Dual CE eases memory expansion
  • Auto power-down cuts idle power
  • High-Z outputs simplify bus share
  • Low leakage improves standby power
  • ESD robustness improves uptime
  • CMOS SRAM enables simple interface
  • Defined timing reduces design risk

アプリケーション

バッテリー蓄電 (BESS)
ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ