CY7C2644KV18-300BZXI
Active and preferred
RoHS対応
鉛フリー

CY7C2644KV18-300BZXI

データシート
パッケージ

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CY7C2644KV18-300BZXI
CY7C2644KV18-300BZXI
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    300 MHz
  • On-Die Termination (オンダイ終端)
    Y
  • アーキテクチャ
    QDR-II+, ODT
  • インターフェース
    Parallel
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • バースト長 (Words)
    2
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II+, ODT
  • メモリ容量
    144 MBit
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    4Mb x 36
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    2.5

推奨
OPN
CY7C2644KV18-300BZXI
製品ステータス active and preferred
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 105
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85195)
梱包サイズ 105
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C2644KV18-300BZXI is a 144-Mbit QDR II+ synchronous pipelined SRAM with separate read and write ports and a two-word burst architecture. It transfers data on both edges of K/K clocks (DDR, 500 MHz at 250 MHz) with 2.0-cycle read latency, echo clocks (CQ/CQ), QVLD, and on-die termination for D, BWS, and K/K. It runs from 1.8 V core (VDD 1.7–1.9 V) and 1.4 V to VDD I/O (VDDQ), in a 165-ball CCGA.

特長

  • QDR II+ dual-port read/write
  • Two-word burst per address
  • DDR I/O at 250 MHz (500 MHz)
  • Separate D and Q buses (no turn)
  • 2-cycle read latency (DOFF high)
  • QDR I mode, 1-cycle read latency
  • ODT for D/BWS and K/K inputs
  • Echo clocks CQ/CQ for capture
  • QVLD indicates valid output data
  • PLL runs 120 MHz to 250 MHz
  • ZQ resistor sets driver impedance
  • VDD 1.7–1.9 V; VDDQ 1.4 V–VDD

利点

  • Full-duplex access boosts bandwidth
  • Burst cuts address bus frequency
  • 250 MHz interface meets fast links
  • No turnaround prevents contention
  • 2-cycle latency eases timing closure
  • QDR I mode supports legacy timing
  • ODT reduces external resistor BOM
  • CQ/CQ simplify high-speed capture
  • QVLD improves read data confidence
  • PLL tightens output timing margins
  • Impedance match reduces ringing
  • VDD/VDDQ range eases power design

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ