CY7C1515KV18-300BZXI
Active and preferred
RoHS対応
鉛フリー

CY7C1515KV18-300BZXI

データシート
パッケージ

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CY7C1515KV18-300BZXI
CY7C1515KV18-300BZXI
データシート


製品仕様情報

  • ECC
    N
  • Frequency
    300 MHz
  • On-Die Termination (オンダイ終端)
    N
  • RTCアラーム
    N
  • アーキテクチャ
    QDR-II
  • インターフェース
    Parallel
  • ウォッチドッグ
    N
  • データバス幅
    x 36
  • バンク スイッチング
    N
  • バースト長 (Words)
    4
  • ピークリフロー温度
    260 °C
  • ファミリー
    QDR-II
  • メモリ容量
    72 MBit
  • リアルタイムクロック
    N
  • リードボール仕上げ
    Sn/Ag/Cu
  • 動作温度 範囲
    -40 °C～85 °C
  • 動作電圧 範囲
    1.7 V～1.9 V
  • 組織 (X x Y)
    2Mb x 36
  • 認定
    Industrial
  • 読み込みレイテンシ (サイクル)
    1.5

推奨
OPN
CY7C1515KV18-300BZXI
製品ステータス active and preferred
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85180)
梱包サイズ 272
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー Yes
ハロゲンフリー Yes
RoHS対応 Yes
組立国
TH
ウェハ製造国
TW
Infineon stock last updated:
 個. 在庫あり

製品ステータス
Active
インフィニオン パッケージ
PG-BGA-165
パッケージ名 FBGA-165 (51-85180)
梱包サイズ 272
梱包形態 TRAY
MSL (湿度感受性レベル) 3
防湿梱包 DRY
鉛フリー
ハロゲンフリー
RoHS準拠
組立国
TH
ウェハ製造国
TW
CY7C1515KV18-300BZXI is a 72-Mbit (2M × 36) QDR II synchronous pipelined SRAM with separate read and write ports for concurrent transactions. It supports a 300 MHz clock with DDR transfers for high bandwidth and uses a four-word burst and 1.5-cycle read latency (DOFF High). The device runs from 1.7–1.9 V VDD with 1.4 V to VDD VDDQ and is offered in a 165-ball Pb-free FBGA industrial package.

特長

  • Separate read/write data ports
  • 333 MHz clock, 666 MHz DDR data
  • Four-word burst per access
  • 1.5-cycle read latency (DOFF=H)
  • 1-cycle read latency (DOFF=L)
  • K/K and C/C differential clocks
  • Echo clocks CQ/CQ for capture
  • Multiplexed address for both ports
  • Byte write via BWS inputs
  • Programmable output impedance (ZQ)
  • PLL operates 120 MHz to fMAX
  • VDD 1.7–1.9 V, VDDQ 1.4–VDD

利点

  • No bus turnaround, less contention
  • Higher bandwidth at 333 MHz
  • Fewer address toggles, lower EMI
  • Predictable latency for pipelines
  • QDR I compatible timing option
  • Improved DDR timing margins
  • Simplifies high-speed data capture
  • Fewer pins, simpler PCB routing
  • Enables read-modify-write updates
  • Better signal integrity matching
  • Accurate data placement vs skew
  • Supports 1.8 V core, 1.5 V I/O

アプリケーション

ドキュメント

設計リソース

パートナー ソリューション

開発者コミュニティ