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割込み

効率的なハードウェアトリガー割込み管理

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概要

ハードウェア・トリガ割り込み制御の簡素化

割込みコンポーネントは、ハードウェアトリガーによる割り込みを定義します。これは、Interrupt Design-Wide Resources (割り込み設計全般リソース)システムの一部です(Design-Wide ResourcesセクションのPSoC Creator Help (PSoC Creatorヘルプ)を参照してください)。

割り込みコントローラによって処理できるシステム割り込み波形には3種類あります。

  • レベル – IRQ ソースはスティッキーであり、ファームウェアがアクション (読み取り時にクリアなど) でリクエストのソースをクリアするまでアクティブのままです。ほとんどの固定機能ペリフェラルには、UDB FIFOやステータスレジスタなど、レベルセンシティブな割り込みがあります。
  • Pulse – 理想的には、パルスIRQは、保留中のアクションをログに記録し、ISRアクションが1回だけ実行されることを保証する、バスクロック1クロック分のパルスです。 ペリフェラルコンポーネントに対するファームウェアのアクションは必要ありません。
  • エッジ–任意の同期波形はエッジ検出回路への入力で、その波形のポジティブエッジは同期する1サイクルパルスとなります(パルスモード)。
割り込みの特徴
  • ハードウェアトリガーによる割り込みを定義
  • 割り込みを保留するソフトウェア方式を提供

ハードウェア・トリガ割り込み制御の簡素化

割込みコンポーネントは、ハードウェアトリガーによる割り込みを定義します。これは、Interrupt Design-Wide Resources (割り込み設計全般リソース)システムの一部です(Design-Wide ResourcesセクションのPSoC Creator Help (PSoC Creatorヘルプ)を参照してください)。

割り込みコントローラによって処理できるシステム割り込み波形には3種類あります。

  • レベル – IRQ ソースはスティッキーであり、ファームウェアがアクション (読み取り時にクリアなど) でリクエストのソースをクリアするまでアクティブのままです。ほとんどの固定機能ペリフェラルには、UDB FIFOやステータスレジスタなど、レベルセンシティブな割り込みがあります。
  • Pulse – 理想的には、パルスIRQは、保留中のアクションをログに記録し、ISRアクションが1回だけ実行されることを保証する、バスクロック1クロック分のパルスです。 ペリフェラルコンポーネントに対するファームウェアのアクションは必要ありません。
  • エッジ–任意の同期波形はエッジ検出回路への入力で、その波形のポジティブエッジは同期する1サイクルパルスとなります(パルスモード)。

割り込みの特徴
  • ハードウェアトリガーによる割り込みを定義
  • 割り込みを保留するソフトウェア方式を提供
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デザイン リソース