Active and preferred
RoHS準拠

IQE022N06LM5CGSC

OptiMOS™ 5 power MOSFET 60 V logic level in PQFN 3.3x3.3 Source-Down Center-Gate DSC package
データシート
パッケージ
EA.
在庫あり

Content could not be loaded

Unfortunately, we were unable to load the content for this section. You may want to refresh the page or try again later.

IQE022N06LM5CGSC
IQE022N06LM5CGSC
EA.
データシート

Product details

  • ID (@25°C) max
    151 A
  • IDpuls max
    604 A
  • Ptot max
    100 W
  • QG (typ @4.5V)
    26 nC
  • QG (typ @10V)
    53 nC
  • RDS (on) (@4.5V) max
    2.9 mΩ
  • RDS (on) (@10V) max
    2.2 mΩ
  • VDS max
    60 V
  • VGS(th)
    1.7 V
  • パッケージ
    PQFN 3.3x3.3 Source-Down
  • 予算価格€/ 1k
    1.11
  • 動作温度
    -55 °C to 175 °C
  • 極性
    N
  • 特別な機能
    Center-Gate Dual-Side Cooling
推奨
OPN
IQE022N06LM5CGSCATMA1
製品ステータス active and preferred
インフィニオンパッケージ
PG-WHTFN-9
パッケージ名 PQFN 3.3x3.3 Source-Down DSC
包装サイズ 6000
包装形態 TAPE & REEL
水分レベル 1
モイスチャーパッキン NON DRY
鉛フリー No
ハロゲンフリー Yes
RoHS準拠 Yes
Infineon stock last updated:
 EA. 在庫あり

製品ステータス
Active
インフィニオンパッケージ
PG-WHTFN-9
パッケージ名 PQFN 3.3x3.3 Source-Down DSC
包装サイズ 6000
包装形態 TAPE & REEL
水分レベル 1
モイスチャーパッキン NON DRY
鉛フリー
ハロゲンフリー
RoHS対応
EA.
在庫あり
IQE022N06LM5CGSC is Infineon’s new best-in-class OptiMOS™ 5 power MOSFET 60 V logic level in a PQFN 3.3x3.3 Source-Down Center-Gate (CG) dual-side cooling (DSC) package, offering the industry’s lowest on-state resistance RDS(on) at 25˚C , superior thermal performance, and optimized parallelization. The OptiMOS™ Source-Down is a revolutionary design with a flipped silicon die inside, which offers several advantages, such as increased thermal capability, advanced power density and improved layout possibilities. Combined with the innovative dual-side cooling package, which can dissipate up to three times more power than the traditional overmolded package, IQE022N06LM5CGSC is targeted for high power density and performance SMPS products commonly found in telecom and data servers.  

機能

  • Logic level allows lower Qrr
  • Reduced RDS(on) by up to 30%
  • Improved RthJCover PQFN
  • New, optimized layout possibilities
  • Center Gate optimized for paralleling

利点

  • Enabling highest power density
  • Superior thermal performance
  • Efficient layout for space use
  • Simplified MOSFET parallelization

用途

ドキュメント

ドキュメント

デザイン リソース

パートナー ソリューション

開発者コミュニティ

{ "ctalist":[ { "link" : "https://community.infineon.com/t5/forums/postpage/choose-node/true", "label" : "コミュニティに質問する", "labelEn" : "コミュニティに質問する" }, { "link" : "https://community.infineon.com/", "label" : "すべてのディスカッションを表示", "labelEn" : "すべてのディスカッションを表示" } ] }