CY7C25632KV18-500BZXC

パッケージ

製品仕様情報

Density

72 MBit
ECC

N
On-Die Termination (オンダイ終端)

Y
アーキテクチャ

QDR-II+, ODT
インターフェース

Parallel
データバス幅

x 18
バンクスイッチング

N
バースト長 (Words)

4
ピークリフロー温度

260 °C
ファミリー

QDR-II+, ODT
リードボール仕上げ

Sn/Ag/Cu
動作温度範囲

0 °C～70 °C
動作電圧範囲

1.7 V～1.9 V
周波数

500 MHz
組織 (X x Y)

4Mb x 18
認定

Commercial
読み込みレイテンシ (サイクル)

2.5

	推奨
OPN	CY7C25632KV18-500BZXC
製品ステータス	active and preferred
インフィニオンパッケージ	PG-BGA-165
パッケージ名	FBGA-165 (51-85180)
梱包サイズ	680
梱包形態	TRAY
MSL (湿度感受性レベル)	3
防湿梱包	DRY
鉛フリー	No
ハロゲンフリー	Yes
RoHS対応	Yes
Infineon stock last updated:

製品ステータス	Active
インフィニオンパッケージ	PG-BGA-165
パッケージ名	FBGA-165 (51-85180)
梱包サイズ	680
梱包形態	TRAY
MSL (湿度感受性レベル)	3
防湿梱包	DRY
鉛フリー
ハロゲンフリー
RoHS準拠

CY7C25632KV18-500BZXCは72-MbitのQDR II+同期パイプラインSRAMで、165ボールFBGA、4M × 18構成です。読み出し/書き込みDDRポートを分離し、同時トランザクションに対応します。最大500 MHzクロック（1.0 GHzデータ転送）、4ワードバースト、2.5サイクル読出しレイテンシ（DOFF High）、D/BWS/K向けODT、PLLによるタイミングを備えます。VDD 1.7～1.9 V、VDDQ 1.4 V～VDD。

特長

550 MHz動作(DDR 1100 MHz)
独立した読出/書込データ
読出/書込の同時取引対応
4ワードバースト構成
DOFF高:2.5サイクル読出
DOFF低:1サイクル読出
2入力クロックKとK
エコークロックCQ/CQ
QVLDで読出データ有効表示
D/BWS/KにODT内蔵
PLLは120 MHzまで動作
コアVDD 1.7 V～1.9 V

利点

DSP/ASIC向けに高帯域
データバス反転待ち不要
読出と書込を並列化
アドレスバス周波数低減
2.5サイクルで読出一定
1サイクルで低レイテンシ
K/KでDDRタイミング簡素化
高速データ取り込み容易
QVLDでタイミング調整削減
ODTで終端抵抗BOM削減
PLLでデータ配置マージン向上
1.8 V動作で消費電力を低減

アプリケーション

デザインリソース

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CY7C25632KV18-500BZXC

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特長

利点

アプリケーション

デザインリソース

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開発者コミュニティ

CY7C25632KV18-500BZXC

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