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クロック (SysClk_PDL)

SysClk_PDLコンポーネント: 高精度なクロック分周器の設定

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概要

SysClk_PDLコンポーネントは、プログラマブルなペリフェラル・クロック・デバイダへのインターフェースを提供します。これにより、許容誤差を持つ周波数を指定するか、分周器を指定することで、分周器を構成できます。

  • クロックを必要とする他のコンポーネントで使用するためのプログラマブルなクロック分周器を生成
  • 8ビット、16ビット、16.5ビット、24.5ビットの分周器が利用可能
  • 周波数または分周器の値を指定してクロックを設定します
  • クロックの周波数許容誤差の指定
  • 別のプログラム可能なクロック分周器との位相整列

SysClk_PDLコンポーネントは、プログラマブルなペリフェラル・クロック・デバイダへのインターフェースを提供します。これにより、許容誤差を持つ周波数を指定するか、分周器を指定することで、分周器を構成できます。

  • クロックを必要とする他のコンポーネントで使用するためのプログラマブルなクロック分周器を生成
  • 8ビット、16ビット、16.5ビット、24.5ビットの分周器が利用可能
  • 周波数または分周器の値を指定してクロックを設定します
  • クロックの周波数許容誤差の指定
  • 別のプログラム可能なクロック分周器との位相整列
SysClk_PDL
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