インフィニオン、マルチゲート技術によって画期的な結果を達成 ～新しい半導体構造により電力効率を大幅に改善、3次元化に成功～

高い機能を保ったまま集積回路を小型化し、同時に消費電力も大幅に削減するためにはさまざまな課題を解決する必要がありますが、その多くが、現在使われている2次元的なシングルゲートのFET（ 電界効果トランジスタ）をマルチゲートFETにすることによって対応できるものと考えられます。この新技術のデモンストレーションとして、独インフィニオンテクノロジーズでは、世 界で初めて65nmマルチゲートトランジスタという新しいアーキテクチャを採用した複雑な回路の試験を行いました。新しいトランジスタは、現在のシングルゲート技術に対し、同 じ機能と性能であれば占有面積が約30％小さくなり、静止電流は10分の１以下となります。試験結果からの試算によると、半導体製造に現在用いられている65nm技術に対して、ポ ータブルデバイスの電力効率とバッテリ寿命を最大で2倍程度まで引き上げられることになります。技術ノードのさらなる微細化（32nm以下）が進めば、この差はさらに大きくなります。

インフィニオンのヘルマン・オイル（取締役会メンバー兼通信ソリューション事業グループ責任者）は次のように述べています。「今回の65nmマルチゲート技術を採用した世界初の集積回路によって、私 たちは、単なる微細化以外にも半導体業界が進む道があることを証明しました。私たちは今、コスト効率良く技術を進歩させるために、画期的なやり方で今あるプロセスや材料を活用しなければならない状況にあります。今 回のインフィニオンの研究結果は、素晴らしいものです。これまでに得られた結果を踏まえると、このマルチゲート技術は今後、CMOSデバイスを32nm以下に微細化していくにあたり、大 いに役立つものと考えられます」

今回インフィニオンが試験を行った65nm回路は、3次元的なマルチゲート技術によって作られたアクティブトランジスタを3,000個以上集積したものです。この試験によって、マルチゲート技術では、 現在の成熟した技術と同程度の性能が発揮できると同時に、機能が同じであれば、消費電力は半分程度ですむことが確認されました。これは、次世代以降、技術の開発が進むにつれ、重要度が高まっていく特長です。

半導体業界はこれまで、性能向上を求める顧客の声に対し、技術的な限界までトランジスタを小型化することで応えてきました。この方法は、カ メラ付き携帯電話や大容量の超薄型MP3プレーヤを作り出す際に可能であった、唯一の方法です。しかし、集積回路を小型化すると、リーク電流とも呼ばれる静止電流が大きくなり、電 力を無駄に消費してしまうという問題があります。何も処理をしておらず、トランジスタが「オフ」の状態でも、空乏層の電位障壁を電子が越え、リークが発生するのです。空 乏層の電位障壁は数ナノメートルと非常に薄く、現在の2次元構造のトランジスタでは表面側のゲート一つで制御されています。

小型化が進む中、一つ一つのトランジスタを確実にオンオフし、かつ、エネルギー消費をぎりぎりまで落とすため、インフィニオンでは、まったく新しい画期的な方法を採用しました。過 去50年にわたり平面的（2次元）であり、トランジスタの標準的なアーキテクチャとなっていた2次元構造を3次元構造としたのです。3番目の次元が成功の鍵でした。この結果、空 乏層のポテンシャル障壁をトランジスタのゲート電極がさまざまな方向から包むような構造となり（マルチゲート）、接触面積が3倍となったため、確実にトランジスタをオフにできるようになったのです。

マルチゲート技術を用いた集積回路の製造には、バルクシリコン基板でもシリコン・オン・インシュレータ基板でも、従来の製造プロセスとすでに使われている材料が使えるため、高 コストの材料開発は不要です。3番目の次元の活用には、ほかにも大きな利点があります。チップに集積されているトランジスタ数が同じであれば、トランジスタ一つあたりに必要となるシリコン量が少なくなり、材 料と費用の両方を削減できるのです。

インフィニオンでは、この新しい製造プロセスの研究を継続し、5年から6年のうちに実用化して大量生産の基本技術として使えるようにしたいと考えています。なお、開発は、欧州の研究所、IMEC（ Interuniversity Micro Electronics Center、本部：ベルギー・ルーベン）が推進するコアパートナープログラムも活用して進めます。