インフィニオンが新型トンネルFETを発表微細化に対応した超低電圧プロセスを標準シリコン技術で実現

独インフィニオンテクノロジーズは、サンフランシスコで開催の2004年IEEE国際電子デバイス会議（IEDM、会期12月13～15日）において、ミ ュンヘン工科大学と共同で、低電圧のデジタル回路およびアナログ回路の実現を可能にするスケーラブルな新しいトランジスタコンセプトを発表しました。相補型トンネルFET（Tunneling Field Effect Transistors＝TFET）が初めて標準シリコンプロセスを適用して作成され、すぐれた静特性および動特性が得られました。

ミュンヘン工科大学のドリス・シュミット・ラントジーデル教授は、「トンネルFETの研究成果を工業アプリケーションへ伝達する上で、これは重要な一里塚です」と、述べました。新 デバイスを適用した低電力ロジックファミリが開発され、消費電力がきわめて低い利点と、標準CMOS技術および回路設計に対する互換性が確認されました。インフィニオンの技師トーマス・ニルシュル（休職中、ミ ュンヘン工科大学TFETプロジェクト主席研究員）は、「これまで寄生効果とみなされていた量子力学的トンネル効果が、デバイスの動作に利用されることになります」と、述べました。

マイクロエレクトロニクスは約四半世紀のあいだ、ムーアの法則が述べているように、費用効果の高い素材、プロセス、テクノロジーのたゆみない最適化を基盤として発展してきました。イ ンフィニオンなど先導的半導体ベンダは、プロセス構造のさらなる微細化に注力しています。しかし、ITRS（国際半導体技術ロードマップ）が指摘するように、技術ノード45nm（計画では2010年に導入）お よびそれ以下では、従来のバルクCMOSトランジスタのスケーリングはますます困難となります。標準MOSFETではショートチャネル効果が普遍的におこります。この効果は、ゲ ート長がソースおよびドレイン空乏層の幅に近い値まで縮小されるのともなって、ソース拡散層とドレイン拡散層が徐々に短絡することを意味します。この効果は、チ ャネル領域のドーピング濃度を高めることによって抑制できますが、電子移動度の低下、動作速度の低下、アバランシェ降伏のリスク増大などが代償となります。また、短 いMOSFETチャネルのゲート制御機能を維持するには、ゲート絶縁膜の厚さもスケールダウンしなければなりません。従来の二酸化ケイ素ではトンネル効果によるリークが起こるので、新しい素材が必要となります。そ うした高誘電率（High-k）素材を集積化するのはCMOSプロセス技術にとって困難な課題となっています。アナログ回路では、ショートチャネル効果は、達成可能な増幅率に影響をおよぼします。このため、I TRSの最新版ではアナログアプリケーションの節が設けられ、そこで増幅率（gm/gDS）が100以上であることを求めています。

こうした課題に対する有力な解決策のひとつが、トンネルFETです。標準MOSFETと比較して、異なる原理で動作するトンネルFETは、さらなる微細化と供給電圧低減にとってより有望です。イ ンフィニオンとミュンヘン工科大学が発表したトンネルFET構造では、チャネルのソース側にトンネル接合が設けられています。非導通時のトンネルFETでは、ソースとドレインの間に大きなPN接合の障壁が存在し、 リーク電流が非常に低く抑えられます。ゲートの順方向バイアスによってMOSチャネルが形成されると、ツェナー降伏による急峻なターンオン特性を持つトンネル電流が発生します。研究陣は、標 準シリコンプロセスに何らの変更を加えることなくトンネルFETを作成することに、初めて成功しました。トンネルFETの動作原理のスケーラビリティを検証するため、2つの技術ノード（130nmと90nm）が 適用されました。ミュンヘン工科大学で開発された低電力TCMOS（TFET-CMOS）ロジックファミリは、標準CMOS機能と直接の置き換えが可能です。プ ロセスフローと回路機能に関するトンネルFETと標準MOSFETの互換性をシリコン上で検証するため、いくつかの実証回路が作成されました。TCMOS回路では静的な消費電力が、入力ベクトルに応じて、最 高100分の1まで低減されます。

トンネルFETは、指数関数的なスイッチング特性を持つので、アナログ回路の集積化にも理想的です。ショートチャネル効果の低減によって、デバイスのアナログ特性が改善されます。トンネルFETでは、動 作点VDS＝VGS＝0.6Vにおいて、増幅率110が測定されました。従って、トンネルFETによって超低電圧のアナログ回路を実現することが可能です。

トンネルFETの動作原理は、他のMOSゲートデバイスにも適用が可能です。トンネルFETは、基板とウェルのコンタクトが集積化されるので、PDSOI（部分空乏型SOI）技術にとって最適です。標 準PDSOI MOSFETのフローティングボディ効果が除去されます。トンネルFETは、プロセスおよびデバイスのシミュレーションでは、2 0nmまでショートチャネル効果なしにスケーラブルであることが示されました。より厚いゲート酸化膜を使用でき、高誘電率ゲート絶縁膜の必要性を先延ばしにできます。

IEDM2004におけるインフィニオンのその他発表論文
■ 高度にスケーラブルな50nm縦型ダブルゲートDRAMセル
■ 量産性にすぐれたディープトレンチ型DRAMセルレイアウト
■ 3.3psのSiGeバイポーラ技術
■ 分子ゲート絶縁膜を適用した低電圧フレキシブル有機回路
■ 新興不揮発性メモリ技術の現状と展望
■ カーボンナノチューブのインターコネクトへの適用

インフィニオンテクノロジーズ（Infineon Technologies AG）は、ドイツのミュンヘンに本社を置き、自 動車および産業分野や有線通信市場のアプリケーションへ向けた半導体およびシステムソリューション、セキュア・モバイル・ソリューション、メモリ製品などを供給しています。米国ではカリフォルニア州サンノゼ、ア ジア太平洋地域ではシンガポール、そして日本では東京を拠点として活動しています。2004会計年度（9月決算）の売上高は71億9,000万ユーロ、2004年9月末の従業員数は約35,600名でした。イ ンフィニオンは、フランクフルトとニューヨークの証券取引所に株式上場されています。
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