インフィニオンテクノロジーズが「TriCore」の第2世代アーキテクチャを発表
インフィニオンテクノロジーズは本日、同社のMCU/DSP統合プロセッサコア･アーキテクチャ「TriCore」の次世代製品を発表しました。「 TriCore」は、インテリジェント電子機器向けシステムLSI設計用の、同社の主要プラットフォームのひとつです。「TriCore-2」コアは、システム性能向上のために設計面での強化がはかられました。同 時に、従来版の「TriCore」アーキテクチャに基づいた既存の設計とのコード互換性を保っています。
コア･アーキテクチャにおける最も重要な強化点は、新しい6段のスーパスカラ･プロセッサ･パイプラインです。0.13μmプロセス技術で製造したデバイスの場合で、ク ロック速度600MHzをサポートします。効率的なタスク切り換え、全体的な処理効率の向上、コア面積の縮小などにより、プロセッサ性能を最大限に引き出すという従来の「TriCore」ア ーキテクチャの設計方針は、新コアでも継承されています。
「TriCore-2」は、600MHz動作で900MIPSの処理性能が期待できます。インフィニオンの0.13μm技術で実現すると、コアの占有面積は約2平方mmになります。このコアと、メ モリ管理ユニット、192Kバイト･メモリ、コプロセッサや外部デバイスとのインターフェイスを含めたシステムを構成する場合でも、面積は7平方mm以内に納まります。
インフィニオン･テクノロジーズのトニー・ウェブスター（コア＆モジュールグループ担当副社長）は、「TriCoreの初版の成功により、当社のアーキテクチャ開発および製品技術チームに、次 なる課題が課せられました。TriCore-1系列は、自動車エンジン制御から無線端末にいたるシステムの設計、さらにネットワーク処理、産業機械制御システム、およびデータ･ス トレージ制御の設計にも使われています。今回発表された新しいコアは、現行アーキテクチャの利点をすべて維持しつつ、しかも動作周波数のポテンシャルを3倍にすることに成功しました。T riCore製品ファミリに新しく加わったTriCore-2は、システム設計者が、最先端の組込みシステム向けに斬新なソリューションの提供できるよう、これまで以上の柔軟性を提供します」と、語りました。
「TriCore」統合プロセッサコアは、これまでMCU（マイクロコントローラ）とDSP（デジタル・シグナル・プロセッサ）という別々のデバイスを同時に必要とした応用分野に適しています。現 行版のコアは、1ダース以上のプロセッサ設計に採用されています。そのうち6件は公表されており、インフィニオンの顧客向けに設計されたASSP（特定用途向け標準製品）として出荷されています。応用製品は、次 世代携帯電話の固定基地局および移動端末向けチップ、データ･ストレージIC、ブロードバンド･ネットワーク向けアクセス･デバイス、工業用制御、自動車エンジン管理など、高成長市場向けの製品となっています。
性能強化に向けて
「Embedded Processor Forum」（カリフォルニア州サンノゼ）で、本日、インフィニオンは「TriCore-2」の基盤となっている設計原理のプレゼンテーションを行いました。 新コアの命令セット･アーキテクチャは、「TriCore-1」系列のスーパセット（上位集合）になっています。「TriCore」を他のハイブリッドCPU/DSPシステムと区別する、釣 り合いの取れたシステム性能とタスク切り換え機能を保持しています。その上で、動作周波数を将来のシステム設計が要求するレベルに高めることに、主要目的を設定。その実現のため、イ ンフィニオンは6段パイプラインを採用しました。ちなみに、最初の「TriCore」は4段パイプラインでした。
パイプラインが長くなると、通常、サイクル当たりの命令数（IPC）が減ります。IPCはプロセッサ効率の最も直接的な指標です。長くなったパイプラインでは、もうひとつ課題が生じます。つまり、従 来の構成によるプログラム･コードが新しい環境で動作するか、という問題です。パイプラインの影響を低減するために「TriCore-2」アーキテクチャでは、分岐遅れを減らす技術を導入し、ロ ードパイプと整数演算パイプを結合して命令フローを改善し、さらにデータをターゲット･バッファに書き込んで、ロードの遅れを減らしました。これらの技術により、効率を改善し、命令コードにとっては、パ イプラインがほぼ「TriCore-1」と同一に見えるようにしました。その結果、「TriCore-2」の全体的な効率はこれまでのコアに匹敵し、ほぼ1.5 IPCになっています。
「TriCore-2」アーキテクチャはまた、64ビット幅のクロスバー･インターフェイスを構成しています。これにより、最高周波数での動作能力を高め、コア、コプロセッサ、周 辺システムの間で同時に高いバンド幅（データ転送速度）を実現しました。高速クロスバーは、このコアの原則であるモジュラ設計思想に固有の技術です。多元外部メモリ･バンク、コプロセッサ、補 助コアなどとのインターフェイスは、システムバスとは分離しました。さらに、メモリシステムは、バスのタイミングやプロトコルとはとくに関係なく動作できるようにしました。
インフィニオンでは、2002年前半の設計向けに「TriCore-2」アーキテクチャの供給を開始する予定です。開発ツールと評価ツールは、サードパーティのツールメーカとも提携して、2 002年初めにリリースする予定です。新コアは、現行の「TriCore-1」系列と同様、提携企業にソフトマクロの形でライセンス供給します。
コア･アーキテクチャにおける最も重要な強化点は、新しい6段のスーパスカラ･プロセッサ･パイプラインです。0.13μmプロセス技術で製造したデバイスの場合で、ク ロック速度600MHzをサポートします。効率的なタスク切り換え、全体的な処理効率の向上、コア面積の縮小などにより、プロセッサ性能を最大限に引き出すという従来の「TriCore」ア ーキテクチャの設計方針は、新コアでも継承されています。
「TriCore-2」は、600MHz動作で900MIPSの処理性能が期待できます。インフィニオンの0.13μm技術で実現すると、コアの占有面積は約2平方mmになります。このコアと、メ モリ管理ユニット、192Kバイト･メモリ、コプロセッサや外部デバイスとのインターフェイスを含めたシステムを構成する場合でも、面積は7平方mm以内に納まります。
インフィニオン･テクノロジーズのトニー・ウェブスター（コア＆モジュールグループ担当副社長）は、「TriCoreの初版の成功により、当社のアーキテクチャ開発および製品技術チームに、次 なる課題が課せられました。TriCore-1系列は、自動車エンジン制御から無線端末にいたるシステムの設計、さらにネットワーク処理、産業機械制御システム、およびデータ･ス トレージ制御の設計にも使われています。今回発表された新しいコアは、現行アーキテクチャの利点をすべて維持しつつ、しかも動作周波数のポテンシャルを3倍にすることに成功しました。T riCore製品ファミリに新しく加わったTriCore-2は、システム設計者が、最先端の組込みシステム向けに斬新なソリューションの提供できるよう、これまで以上の柔軟性を提供します」と、語りました。
「TriCore」統合プロセッサコアは、これまでMCU（マイクロコントローラ）とDSP（デジタル・シグナル・プロセッサ）という別々のデバイスを同時に必要とした応用分野に適しています。現 行版のコアは、1ダース以上のプロセッサ設計に採用されています。そのうち6件は公表されており、インフィニオンの顧客向けに設計されたASSP（特定用途向け標準製品）として出荷されています。応用製品は、次 世代携帯電話の固定基地局および移動端末向けチップ、データ･ストレージIC、ブロードバンド･ネットワーク向けアクセス･デバイス、工業用制御、自動車エンジン管理など、高成長市場向けの製品となっています。
性能強化に向けて
「Embedded Processor Forum」（カリフォルニア州サンノゼ）で、本日、インフィニオンは「TriCore-2」の基盤となっている設計原理のプレゼンテーションを行いました。 新コアの命令セット･アーキテクチャは、「TriCore-1」系列のスーパセット（上位集合）になっています。「TriCore」を他のハイブリッドCPU/DSPシステムと区別する、釣 り合いの取れたシステム性能とタスク切り換え機能を保持しています。その上で、動作周波数を将来のシステム設計が要求するレベルに高めることに、主要目的を設定。その実現のため、イ ンフィニオンは6段パイプラインを採用しました。ちなみに、最初の「TriCore」は4段パイプラインでした。
パイプラインが長くなると、通常、サイクル当たりの命令数（IPC）が減ります。IPCはプロセッサ効率の最も直接的な指標です。長くなったパイプラインでは、もうひとつ課題が生じます。つまり、従 来の構成によるプログラム･コードが新しい環境で動作するか、という問題です。パイプラインの影響を低減するために「TriCore-2」アーキテクチャでは、分岐遅れを減らす技術を導入し、ロ ードパイプと整数演算パイプを結合して命令フローを改善し、さらにデータをターゲット･バッファに書き込んで、ロードの遅れを減らしました。これらの技術により、効率を改善し、命令コードにとっては、パ イプラインがほぼ「TriCore-1」と同一に見えるようにしました。その結果、「TriCore-2」の全体的な効率はこれまでのコアに匹敵し、ほぼ1.5 IPCになっています。
「TriCore-2」アーキテクチャはまた、64ビット幅のクロスバー･インターフェイスを構成しています。これにより、最高周波数での動作能力を高め、コア、コプロセッサ、周 辺システムの間で同時に高いバンド幅（データ転送速度）を実現しました。高速クロスバーは、このコアの原則であるモジュラ設計思想に固有の技術です。多元外部メモリ･バンク、コプロセッサ、補 助コアなどとのインターフェイスは、システムバスとは分離しました。さらに、メモリシステムは、バスのタイミングやプロトコルとはとくに関係なく動作できるようにしました。
インフィニオンでは、2002年前半の設計向けに「TriCore-2」アーキテクチャの供給を開始する予定です。開発ツールと評価ツールは、サードパーティのツールメーカとも提携して、2 002年初めにリリースする予定です。新コアは、現行の「TriCore-1」系列と同様、提携企業にソフトマクロの形でライセンス供給します。
インフィニオンについて
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INFCMD200106.089e