Infineon stellt neue Generation der TriCore-Prozessor-Core-Architektur vor - TriCore 2 bringt signifikante Leistungssteigerung für Embedded-Anwendungen

12.06.2001 | Fachpresse

München/San Jose - 12. Juni 2001 – Infineon Technologies stellte heute die neue Generation seiner TriCore™-Prozessor-Core-Architektur vor, die als ideale Plattform für System-on-Chip(SoC)-Designs und andere „intelligente“ elektronische Bausteine ausgelegt ist. Der TriCore 2.0 Core bietet im Vergleich zu früheren Versionen einige Design-Verbesserungen, die in einer deutlichen Erhöhung der System-Performance resultieren, wobei jedoch die Code-Kompatibiliät mit existierenden Designs auf Basis früherer TriCore-Versionen gewährleistet ist.

Die wesentliche Verbesserung der neuen Core-Architektur ist eine sechsstufige Superskalar-Prozessor-Pipeline, womit Taktraten von 600 MHz in SoC-Designs auf Basis einer 0,13-µm-Prozesstechnologie unterstützt werden. Der neue Core behält die grundsätzlichen Design-Merkmale der TriCore-Vorgänger bei, wozu eine hohe nutzbare Prozessor-Bandbreite durch effizientes Task-Switching, eine hohe generelle Prozessor-Verarbeitungsleistung und eine sehr kleine Chipfläche für den Core gehören.

Die Verarbeitungsleistung des TriCore 2.0 Cores wird mit etwa 900 MIPS bei 600 MHz veranschlagt. Implementiert in die 0,13-µm-Technologie von Infineon benötigt der Core nur etwa 2 mm². Eine typische System-Implementierung mit Core, MMU, 192 Kbyte Speicher und Interfaces für Co-Prozessor bzw. Peripherie beansprucht weniger als 7 mm².

„Der Erfolg und die Leistungsfähigkeit der früheren TriCore-Versionen waren eine wichtige Vorgabe und eine große Herausforderung für unsere Entwicklungsteams. TriCore 1.x wurde erfolgreich in zahlreichen Designs, von Motorsteuerungen in Automobilen über Mobilfunk-Terminals bis hin zu industriellen Steuerungen und Netzwerk-Technologien eingesetzt,“ erklärte Tony Webster, Vice President der Cores & Modules Group bei Infineon Technologies. „Es ist uns gelungen, einen neuen Core zu definieren, der alle bisherigen Vorteile beibehält und gleichzeitig die potentielle Betriebsfrequenz verdreifacht. Damit stellen wir Systementwicklern ein neues TriCore-Produkt zur Verfügung, das noch größerer Flexibilität für die Realisierung von innovativen Lösungen für moderne Embedded-Systeme bietet.“

Die TriCore-Prozessor-Architektur ist prädestiniert für Applikationen, die ursprünglich separate MCU- und DSP-Komponenten benötigten. Bisherige Core-Versionen wurden bereits in mehr als einem Dutzend Prozessor-Designs, einschließlich sechs von Infineon angekündigter ASSPs (Application Specific Standard Products) implementiert. Die Applikationen decken dabei einen weiten Bereich von Marktsegmenten und Anwendungen ab, einschließlich Chips für Mobilfunk-Basisstationen und Mobiltelefone, Datenspeicher-ICs, Bausteine für Internetzugriffsgeräte, Breitband-Netzwerke, industrielle Steuerungen oder für das Motormanagement in Automobilen.

Signifikante Leistungssteigerung


Auf dem Embedded Processor Forum in San Jose, Kalifornien, präsentierte Infineon heute die grundsätzlichen Design-Merkmale des TriCore2.0. Der Core implementiert eine Obermenge des Befehlsatzes der TriCore 1.x-Architektur. Während die ausgewogene Rechenleistung der TriCore-Prozessor-Architektur bei Ausführung von Steuerungs- und DSP-Aufgaben und der hardwareunterstützte Task-Switching-Mechanismus für ein schnelles Interrupt-Handling beibehalten wurden, konnte die Betriebsfrequenz deutlich erhöht werden. Um dies zu erreichen, wurde im Gegensatz zur vierstufigen Processing-Pipeline der Vorgänger-Version jetzt eine sechsstufige Pipeline implementiert.

Größere Pipelines reduzieren die Anzahl der Instruktionen/Zyklus (IPC), die direkt die Prozessor-Geschindigkeit bestimmt. Dabei mußte gewährleistet werden, dass auch bei der größeren Pipeline Programm-Code früherer Implementierungen in der neuen Umgebung ausgeführt werden kann. Dazu hat die TriCore 2 Architektur spezielle Techniken implementiert, um Pipeline-Effekte wie Branching-Latenzzeiten, das doppelte Laden von Befehlen und „Integer-Pipes“ zu reduzieren, damit die Befehlsabarbeitung optimiert wird. Ausserdem können Daten in Target-Buffer geschrieben werden, um Load-Blockaden zu vermeiden. Durch diese Techniken konnte die Pipeline-Effizienz deutlich gesteigert werden, während sich die Pipeline gegenüber dem Befehlssatz nahezu wie die Tricore 1-Architektur verhält. So erreicht die Effizienz des TriCore 2 mit etwa 1,5 IPC die Performance des vorherigen Cores.

Die TriCore 2 Architektur implementiert auch ein 64 bit breites Kreuzschienen-Interface. Damit wird der Betrieb bei höchster Frequenz verbessert und eine hohe Bandbreite zwischen Core, Coprozessor und Peripherie erreicht. Das schnelle Kreuzschienen-Interface spiegelt auch das modulare Design-Konzept des Cores wider. Interfaces, um externe Speicherbänke, Coprozessoren oder komplimentäre Cores zu multiplizieren, sind vom Systembus separiert. Darüber hinaus lassen sich Speichersysteme ohne spezifische Referenz zum Bus-Timing und -Protokoll betreiben.

Infineon wird die TriCore 2-Architektur im ersten Halbjahr 2002 für Designs zur Verfügung stellen. Entwicklungswerkzeuge und Evaluation-Tools stehen von Infineon und Third-Party-Anbietern Anfang 2002 zur Verfügung. Der neue Core wird, wie die TriCore 1.x Cores, auch als lizenzierbarer Soft-Makro erhältlich sein.


Über Infineon


Infineon Technologies AG, München, bietet Halbleiter- und Systemlösungen für Anwendungen in der drahtgebundenen und mobilen Kommunikation, für Sicherheitssysteme und Chipkarten, für die Automobil- und Industrieelektronik, sowie Speicherbauelemente. Infineon ist weltweit tätig und steuert seine Aktivitäten in den USA aus San Jose, Kalifornien, im asiatisch-pazifischen Raum aus Singapur und in Japan aus Tokio. Mit weltweit rund 29.000 Mitarbeitern erzielte Infineon im Geschäftsjahr 2000 (Ende September) einen Umsatz von 7,28 Milliarden Euro. Das DAX-Unternehmen ist in Frankfurt und New York (NYSE) unter dem Symbol „IFX“ notiert. Weitere Informationen unter www.infineon.com

Informationsnummer

INFCMD200106.089e